JPH02143413A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH02143413A JPH02143413A JP29758088A JP29758088A JPH02143413A JP H02143413 A JPH02143413 A JP H02143413A JP 29758088 A JP29758088 A JP 29758088A JP 29758088 A JP29758088 A JP 29758088A JP H02143413 A JPH02143413 A JP H02143413A
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Landscapes
- Exposure Of Semiconductors, Excluding Electron Or Ion Beam Exposure (AREA)
- Drying Of Semiconductors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は半導体装置の製造方法に関し、特に多層レジス
ト法によるパターンの形成方法に関する。
ト法によるパターンの形成方法に関する。
従来、半導体装置の製造工程における多層レジスト法と
しては、例えばジエー・エム・モラン（Ｊ、ＬＭｏｒａ
ｎ）他によってジャーナル・オブ・バキューム・サイエ
ンス・アンド・テクノロジー（Ｊｏｕｒｎａｌ ｏｆ
Ｖａｃｕｍ ５ｃｉｅｎｃｅ ａｎｄ Ｔｅｃｈｎｏｌ
ｏｇｙ）第１６巻第６号１６２０頁（１９７９年）に記
載されている。
しては、例えばジエー・エム・モラン（Ｊ、ＬＭｏｒａ
ｎ）他によってジャーナル・オブ・バキューム・サイエ
ンス・アンド・テクノロジー（Ｊｏｕｒｎａｌ ｏｆ
Ｖａｃｕｍ ５ｃｉｅｎｃｅ ａｎｄ Ｔｅｃｈｎｏｌ
ｏｇｙ）第１６巻第６号１６２０頁（１９７９年）に記
載されている。
この多層レジスト法はまず第３図（ａ＞に示すように、
半導体基板１上に被加工ｉ２Ａを形成したのち、その上
に２〜３μｍの比較的厚い下層レジストＭ３を塗布し、
２００〜２５０°Ｃで６０分程度ベーキングした後、中
間Ｊ’ｆｆ１５Ａとして２００°Ｃの堆積温度で５ｉ０
２のプラズマＣＶＤによる堆積を行なう、この中間ＭＩ
５Ａの厚さは通常０．１５μｍ程度である。さらにこの
中間層５Ａの上にパターニング用の上層レジスト膜６を
０．５μｍ程度の厚さに塗布する。
半導体基板１上に被加工ｉ２Ａを形成したのち、その上
に２〜３μｍの比較的厚い下層レジストＭ３を塗布し、
２００〜２５０°Ｃで６０分程度ベーキングした後、中
間Ｊ’ｆｆ１５Ａとして２００°Ｃの堆積温度で５ｉ０
２のプラズマＣＶＤによる堆積を行なう、この中間ＭＩ
５Ａの厚さは通常０．１５μｍ程度である。さらにこの
中間層５Ａの上にパターニング用の上層レジスト膜６を
０．５μｍ程度の厚さに塗布する。
次に、第３図（ｂ）に示すように、上層レジスト膜６の
パターニングを行ない、次で第３図（ｃ）に示すように
この上層パターンをＣＦ４系のガスを用いるＲＩＥ法等
を用いて中間層５Ａの５ｉ０２膜に転写する。
パターニングを行ない、次で第３図（ｃ）に示すように
この上層パターンをＣＦ４系のガスを用いるＲＩＥ法等
を用いて中間層５Ａの５ｉ０２膜に転写する。
次に、第３図（ｄ）に示すように、この中間層５Ａをマ
スクとして下層レジスト膜３を０２ガス等を用いるＲＩ
Ｅ法によってパターニングする。
スクとして下層レジスト膜３を０２ガス等を用いるＲＩ
Ｅ法によってパターニングする。
次に、第３図（ｅ）に示すように、中間層５Ａ及び下層
レジスト膜３を用いて被加工膜２Ａをパターニングする
というものであった。
レジスト膜３を用いて被加工膜２Ａをパターニングする
というものであった。
その後、中間層５Ａの形成工程を簡略化するために、プ
ラズマＣＶＤ法の代わりにスピンオングラス（ＳＯＧ）
膜を中間層として用いる方法が提案され、３層レジスト
法の標準的手法となっている。
ラズマＣＶＤ法の代わりにスピンオングラス（ＳＯＧ）
膜を中間層として用いる方法が提案され、３層レジスト
法の標準的手法となっている。
この３層レジスト法をさらに発展さぜな方法として、中
間層を省略した２層レジスト法が例えばイー・ライチマ
ニス（Ｅ、Ｒｅｉｃｈｍａｎｉｓ）等によってソリッド
・ステート・テクノロジー（Ｓｏｌｉｄ ＳシａｔｅＴ
ｈｅｃｈｎｏｌｏｇｙ） ８月号、１３０頁、（１９８
５年）に記載されている。
間層を省略した２層レジスト法が例えばイー・ライチマ
ニス（Ｅ、Ｒｅｉｃｈｍａｎｉｓ）等によってソリッド
・ステート・テクノロジー（Ｓｏｌｉｄ ＳシａｔｅＴ
ｈｅｃｈｎｏｌｏｇｙ） ８月号、１３０頁、（１９８
５年）に記載されている。
この２層レジスト法は下層レジスト上にＳｉを含有した
レジストを塗布し、上層レジストをパターニングした後
、ｏ２ガスを用いるＲＩＥ法によって下層レジストにパ
ターンを転写する工程から成っている。この２Ｍレジス
ト法の原理は、パターニングされた上層レジスト中のＳ
ｉが０２ガスを用いるＲＩＥ法により下層レジストをエ
ツチングする際に、０２プラズマと反応し、上層レジス
トの表面に１００人程度のＳｉＯ□層を形成するため、
この上層レジストとその表面に形成されたＳｉＯ□層が
下層レジストに対する良質なエツチングマスクとなると
いう性質を利用したものである。
レジストを塗布し、上層レジストをパターニングした後
、ｏ２ガスを用いるＲＩＥ法によって下層レジストにパ
ターンを転写する工程から成っている。この２Ｍレジス
ト法の原理は、パターニングされた上層レジスト中のＳ
ｉが０２ガスを用いるＲＩＥ法により下層レジストをエ
ツチングする際に、０２プラズマと反応し、上層レジス
トの表面に１００人程度のＳｉＯ□層を形成するため、
この上層レジストとその表面に形成されたＳｉＯ□層が
下層レジストに対する良質なエツチングマスクとなると
いう性質を利用したものである。
しかしながら上述した従来の多層レジス）−法では、２
００〜２５０°Ｃ１６０分程度で熱処理した下層レジス
ト）摸が用いられるが、様々な問題点をかかえている。
００〜２５０°Ｃ１６０分程度で熱処理した下層レジス
ト）摸が用いられるが、様々な問題点をかかえている。
第１に、高温でベークキングした下層レジス１へ膜のエ
ツチング特性が従来単層で用いられてきたレジスト膜と
は異ることである。すなわち多層レジスト法において最
終的に被加工膜を加工する際にマスクとなる下層レジス
ト膜は、高温の熱処理によって３次元的に架橋している
ため、従来の単層レジスト膜とはエツチング特性が異な
る。従って最適なエツチング条件（ＲＦパワー、真空度
、ガス流量等）が単層レジスト膜を用いる場合とは異な
るため、多層レジスト法を用いる場合、最適エツチング
条件を新たに検討する必要がある。
ツチング特性が従来単層で用いられてきたレジスト膜と
は異ることである。すなわち多層レジスト法において最
終的に被加工膜を加工する際にマスクとなる下層レジス
ト膜は、高温の熱処理によって３次元的に架橋している
ため、従来の単層レジスト膜とはエツチング特性が異な
る。従って最適なエツチング条件（ＲＦパワー、真空度
、ガス流量等）が単層レジスト膜を用いる場合とは異な
るため、多層レジスト法を用いる場合、最適エツチング
条件を新たに検討する必要がある。
第２に被加工膜のエツチング後の下層レジスト膜の剥離
の困難さである。高温でベークキングされたレジスト膜
は、有機剥離液で除去することはできず、０２プラズマ
法等を用いて行わなければならないため、プラズマ照射
により半導体基板に損傷を発生しやすい。
の困難さである。高温でベークキングされたレジスト膜
は、有機剥離液で除去することはできず、０２プラズマ
法等を用いて行わなければならないため、プラズマ照射
により半導体基板に損傷を発生しやすい。
第３に、高温の熱処理によって５００ｎｍ以下の波長の
光透過率が非常に小さくなるため、５００ｎｍ以下の波
長の光を用いてマークの検出を行ないパターンのアライ
メントを行なう露光装置においては、アライメントが行
なえない。
光透過率が非常に小さくなるため、５００ｎｍ以下の波
長の光を用いてマークの検出を行ないパターンのアライ
メントを行なう露光装置においては、アライメントが行
なえない。
このように従来の多層レジスト法を用いる半導体装πの
製造方法では、微細パターンの形成が精度よくできない
という欠点がある。
製造方法では、微細パターンの形成が精度よくできない
という欠点がある。
本発明の半導体装置の製造方法は、半導体基板上に被加
工膜と下層レジスト膜とを順次形成する工程と、前記下
層レジスト膜をベーキングしたのち上層レジスト塗布溶
液に不溶となるように該下層レジスト膜の表面を処理す
る工程と、表面が不溶処理された前記下層レジスト股上
に少くとも上層レジスト膜を形成する工程とを含んで’
ｌｉｌ成される。
工膜と下層レジスト膜とを順次形成する工程と、前記下
層レジスト膜をベーキングしたのち上層レジスト塗布溶
液に不溶となるように該下層レジスト膜の表面を処理す
る工程と、表面が不溶処理された前記下層レジスト股上
に少くとも上層レジスト膜を形成する工程とを含んで’
ｌｉｌ成される。
次に本発明について図面を参照して説明する。
第１図（ａ）〜（ｆ＞は本発明の第１の実施例を説明す
るための工程順に示した半導体チップの断面図である。
るための工程順に示した半導体チップの断面図である。
まず、第１図（ａ）に示す様に、半導体基板〕上の被加
工膜としての多結晶シリコン膜２上にポジをノボラック
レジスト等の下層レジストｊ摸３を塗布し、１００〜１
５０″Ｃでベークキングする。
工膜としての多結晶シリコン膜２上にポジをノボラック
レジスト等の下層レジストｊ摸３を塗布し、１００〜１
５０″Ｃでベークキングする。
次に第１図（ｂ）に示す様に、表面を改質するために遠
紫外光、すなわち２００〜３００ｎｍの波長の光を照射
しながら、基板を１００°Ｃから１５０℃まで約１分間
で昇温させて加熱する。この短波長の光照射によって下
層レジストＪｌ！ ３の表面は架橋反応が進行し、有機
溶剤に対して不溶化した下層レジストの表面層４が形成
される。
紫外光、すなわち２００〜３００ｎｍの波長の光を照射
しながら、基板を１００°Ｃから１５０℃まで約１分間
で昇温させて加熱する。この短波長の光照射によって下
層レジストＪｌ！ ３の表面は架橋反応が進行し、有機
溶剤に対して不溶化した下層レジストの表面層４が形成
される。
次に、第１図（ｃ）に示す様に、下層レジストの表面層
４上に中間層として５ｉ０２膜５およびポジ型ノボラッ
クレジスト等の上層レジスト膜６を塗布法により形成す
る。
４上に中間層として５ｉ０２膜５およびポジ型ノボラッ
クレジスト等の上層レジスト膜６を塗布法により形成す
る。
次に、第１図（ｄ）に示すように、上層レジスト膜６を
パターニングした後、このパターンをＣＦ４と０２ガス
を用いるＲＩＥ法によりＳｉＯ□膜５に転写する。
パターニングした後、このパターンをＣＦ４と０２ガス
を用いるＲＩＥ法によりＳｉＯ□膜５に転写する。
次に、第１図（ｅ）に示すように、このＳｉｏ２膜５を
マスクに下層レジストの表面Ｒ４及び下層レジスト膜３
をＲＩＥ法により加工する。
マスクに下層レジストの表面Ｒ４及び下層レジスト膜３
をＲＩＥ法により加工する。
最後に第１図（ｆ）に示す様に、下層レジストｙ！Ａ３
をマスクとしてＲＩＥ法により被加工膜である多結晶シ
リコン膜２をエツチングする。
をマスクとしてＲＩＥ法により被加工膜である多結晶シ
リコン膜２をエツチングする。
このように第１の実施例によれば、下層レジスト膜は１
００〜１５０°Ｃの低温の熱処理ですむため、単層レジ
スト膜とエツチング特性は変らない。従って下層レジス
ト膜のエツチング及び剥離は容易となる。
００〜１５０°Ｃの低温の熱処理ですむため、単層レジ
スト膜とエツチング特性は変らない。従って下層レジス
ト膜のエツチング及び剥離は容易となる。
第２図（ａ）〜（ｆ）は本発明の第２の実施例を説明す
るための工程順に示した半導体チップの断面図である。
るための工程順に示した半導体チップの断面図である。
この第２の実施例では多層レジスト法として２層レジス
ト法を用い、さらに下層レジストの表面層の改質を塩素
系有機溶剤を用いて行なう場合について説明する。
ト法を用い、さらに下層レジストの表面層の改質を塩素
系有機溶剤を用いて行なう場合について説明する。
まず、第２図（ａ）に示す様に、半導体基板１上の多結
晶シリコン膜２上に下層レジスト膜３としてノボラック
系フォトレジストを約２μｍの厚さに塗布し、１００〜
１５０°Ｃ程度でベークキングする。
晶シリコン膜２上に下層レジスト膜３としてノボラック
系フォトレジストを約２μｍの厚さに塗布し、１００〜
１５０°Ｃ程度でベークキングする。
次に、第２図（ｂ）に示すように、基板の全面露光を行
ない、下層レジスト膜３を完全に感光させる。次に、下
層レジスト膜３の表面を塩素系有機溶剤、例えば四塩化
炭素（ＣＣＩ４）に浸すことにより有機溶剤に不溶の下
層レジストの表面層４を形成する。
ない、下層レジスト膜３を完全に感光させる。次に、下
層レジスト膜３の表面を塩素系有機溶剤、例えば四塩化
炭素（ＣＣＩ４）に浸すことにより有機溶剤に不溶の下
層レジストの表面層４を形成する。
次に、第２図（ｃ）に示すように、この表面層４の上に
上層レジスト膜６としてＳｉを含有したレジスト膜を塗
布法により形成する。
上層レジスト膜６としてＳｉを含有したレジスト膜を塗
布法により形成する。
次に、第２図（ｄ）に示すように、上層レジス） ＩＰ
Ａ６を露光・現像処理し、パターンを形成する。
Ａ６を露光・現像処理し、パターンを形成する。
次に、第２図（ｅ）に示すように、この上層レジスト膜
６をマスクとし、０２ガスを用いるＲＩＥ法によって下
層レジスト膜３にパターンを転写する。
６をマスクとし、０２ガスを用いるＲＩＥ法によって下
層レジスト膜３にパターンを転写する。
最後に第２図（ｆ）に示すように、これらのレジスト膜
をマスクとしＲＩＥ法によって被加工膜である多結晶シ
リコン膜２をエツチングする。
をマスクとしＲＩＥ法によって被加工膜である多結晶シ
リコン膜２をエツチングする。
尚、上記実施例においては下層レジストの表面層の形成
に遠紫外光や塩素系有機溶剤を用いた場合について説明
したが、これらに限定されるものではなく、フロロカー
ボンを含むガスを用いるプラズマ処理、イオン注入処理
、塩素系ガス雲囲気にさらす処理等を用いることができ
る。
に遠紫外光や塩素系有機溶剤を用いた場合について説明
したが、これらに限定されるものではなく、フロロカー
ボンを含むガスを用いるプラズマ処理、イオン注入処理
、塩素系ガス雲囲気にさらす処理等を用いることができ
る。
以上説明したように本発明は、半導体装置の製造工程で
用いる多層レジスト法において、下層レジスト膜のベー
キング後その表面を上層レジストの塗布溶液に対して不
溶となるように処理することにより、従来の下層レジス
ト膜の高温熱処理によって生じるエツチング特性、剥離
性及び透過率特性の低下を回避できるため、微細パター
ンの形成が容易となる。
用いる多層レジスト法において、下層レジスト膜のベー
キング後その表面を上層レジストの塗布溶液に対して不
溶となるように処理することにより、従来の下層レジス
ト膜の高温熱処理によって生じるエツチング特性、剥離
性及び透過率特性の低下を回避できるため、微細パター
ンの形成が容易となる。
第１図及び第２図は本発明の第１及び第２の実施例を説
明するための半導体チップの断面図、第３図は従来の半
導体装置の製造方法を説明するための半導体チップの断
面図である。 １・・・半導体基板、２・・・多結晶シリコン膜、２Ａ
・・・被加工膜、３・・・下層レジスト膜、４・・・下
層レジストの表面層、５・・・５ｉ０２膜、５Ａ・・・
中間層、６・・・上層レジスト膜。
明するための半導体チップの断面図、第３図は従来の半
導体装置の製造方法を説明するための半導体チップの断
面図である。 １・・・半導体基板、２・・・多結晶シリコン膜、２Ａ
・・・被加工膜、３・・・下層レジスト膜、４・・・下
層レジストの表面層、５・・・５ｉ０２膜、５Ａ・・・
中間層、６・・・上層レジスト膜。
Claims (1)
- 半導体基板上に被加工膜と下層レジスト膜とを順次形成
する工程と、前記下層レジスト膜をベーキングしたのち
上層レジスト塗布溶液に不溶となるように該下層レジス
ト膜の表面を処理する工程と、表面が不溶処理された前
記下層レジスト膜上に少くとも上層レジスト膜を形成す
る工程とを含むことを特徴とする半導体装置の製造方法
。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP29758088A JPH02143413A (ja) | 1988-11-24 | 1988-11-24 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP29758088A JPH02143413A (ja) | 1988-11-24 | 1988-11-24 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02143413A true JPH02143413A (ja) | 1990-06-01 |
Family
ID=17848394
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP29758088A Pending JPH02143413A (ja) | 1988-11-24 | 1988-11-24 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02143413A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20010063481A (ko) * | 1999-12-22 | 2001-07-09 | 박종섭 | 반도체 소자의 미세 패턴 형성 방법 |
| US7488429B2 (en) | 2004-06-28 | 2009-02-10 | Tdk Corporation | Method of dry etching, method of manufacturing magnetic recording medium, and magnetic recording medium |
-
1988
- 1988-11-24 JP JP29758088A patent/JPH02143413A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20010063481A (ko) * | 1999-12-22 | 2001-07-09 | 박종섭 | 반도체 소자의 미세 패턴 형성 방법 |
| US7488429B2 (en) | 2004-06-28 | 2009-02-10 | Tdk Corporation | Method of dry etching, method of manufacturing magnetic recording medium, and magnetic recording medium |
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