JPS58100424A - リソグラフイ用↑¬合せマ−クの形成方法 - Google Patents
リソグラフイ用↑¬合せマ−クの形成方法Info
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- JPS58100424A JPS58100424A JP56197719A JP19771981A JPS58100424A JP S58100424 A JPS58100424 A JP S58100424A JP 56197719 A JP56197719 A JP 56197719A JP 19771981 A JP19771981 A JP 19771981A JP S58100424 A JPS58100424 A JP S58100424A
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/544—Marks applied to semiconductor devices or parts, e.g. registration marks, alignment structures, wafer maps
-
- H—ELECTRICITY
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- H01L2223/00—Details relating to semiconductor or other solid state devices covered by the group H01L23/00
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- H01L2223/54453—Marks applied to semiconductor devices or parts for use prior to dicing
-
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- Exposure Of Semiconductors, Excluding Electron Or Ion Beam Exposure (AREA)
- Exposure And Positioning Against Photoresist Photosensitive Materials (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は半導体装置（トランジスタ、集積回路等）の製
造過程におけるリングラフィ工程において、複数の露光
装置を使用する場合の重ね合せの位置決めをするための
マークの製造方法に関するものである。
造過程におけるリングラフィ工程において、複数の露光
装置を使用する場合の重ね合せの位置決めをするための
マークの製造方法に関するものである。
トランジスタ、集積回路等は、リソグラフィ工程により
所望のパターンをレジストに形成し、そのレジストをマ
スクとしてレジストの下部にある材料を選択的にエツチ
ングしたりレジスト上の材料をリフトオフするなどして
加工を行う工程を多数回重ね合わせることにより製造さ
れる。各リソグラフィ工程の重ね合わせ精度は回路が微
細になるほど高い精度を要し、集積回路等では０．５μ
ｍ以下の誤差での合せが要求されることも多い。
所望のパターンをレジストに形成し、そのレジストをマ
スクとしてレジストの下部にある材料を選択的にエツチ
ングしたりレジスト上の材料をリフトオフするなどして
加工を行う工程を多数回重ね合わせることにより製造さ
れる。各リソグラフィ工程の重ね合わせ精度は回路が微
細になるほど高い精度を要し、集積回路等では０．５μ
ｍ以下の誤差での合せが要求されることも多い。
リングラフィ相互の合せは製造工程中最初のリングラフ
ィ工程で基板のエツチング、リフトオフ等により、基板
上に段差をつける。基板と異なる反射率の材質をつける
。基板と反射の状態が変わるような加工（Ｓｉの異方性
エツチングによるＶ溝２゜等によってマークを形成し、
次回以降のりソゲラフイエ程では光、電子ビームを照射
し反射像を見て位置合わせを行う。
ィ工程で基板のエツチング、リフトオフ等により、基板
上に段差をつける。基板と異なる反射率の材質をつける
。基板と反射の状態が変わるような加工（Ｓｉの異方性
エツチングによるＶ溝２゜等によってマークを形成し、
次回以降のりソゲラフイエ程では光、電子ビームを照射
し反射像を見て位置合わせを行う。
リングラフィ工程は最終工程まで一貫して同一の露光装
置を用いることか通例であるが、微細加工性の高い電子
ビーム露光、Ｘ線露光を微細パターンを有するリソグラ
フィ工程に使用し、他のリングラフィ工程に生産性の高
い光学露光装置を用いる場合は、露光装置ごとに最適の
マーク構成が異なる（例えば、電子ビーム露光装置では
十分な反射電子信号を得るため深い段差が必要である。
置を用いることか通例であるが、微細加工性の高い電子
ビーム露光、Ｘ線露光を微細パターンを有するリソグラ
フィ工程に使用し、他のリングラフィ工程に生産性の高
い光学露光装置を用いる場合は、露光装置ごとに最適の
マーク構成が異なる（例えば、電子ビーム露光装置では
十分な反射電子信号を得るため深い段差が必要である。
）ことがある。
異なる構成のマークを同一ウェノ１上に形成する場合、
そのたびにリソグラフィ工程を行うと合せの基準となる
べきマークが露光装置の合せ誤差分だけ始めから位置ず
れを持っていることになり、合せ精度は同一露光装置で
一貫して行う場合より低下するという欠点がある。
そのたびにリソグラフィ工程を行うと合せの基準となる
べきマークが露光装置の合せ誤差分だけ始めから位置ず
れを持っていることになり、合せ精度は同一露光装置で
一貫して行う場合より低下するという欠点がある。
本発明は、構成の異なる（例えば深さの異なる段差マー
ク、段差とＶ溝など）合せマークを同一のホトマスクよ
りレジストに転写し、レジストの熱架橋をおこす程度の
、温度でベータをすることにより、そのレジストを現像
液、レジスト溶剤に不溶にし、再度のリングラフィ工程
により加工対象とならないマーク部を一旦しシストで保
護し、加工対象となるマーク部は再塗布されたレジスト
だけ除去することを特徴とし、合せマーク相互の位置関
係をマスク精度のみで決まるようにすることが目的であ
る。
ク、段差とＶ溝など）合せマークを同一のホトマスクよ
りレジストに転写し、レジストの熱架橋をおこす程度の
、温度でベータをすることにより、そのレジストを現像
液、レジスト溶剤に不溶にし、再度のリングラフィ工程
により加工対象とならないマーク部を一旦しシストで保
護し、加工対象となるマーク部は再塗布されたレジスト
だけ除去することを特徴とし、合せマーク相互の位置関
係をマスク精度のみで決まるようにすることが目的であ
る。
以下、本発明を実施例によって詳細に説明する。
〔実施例１〕：深さの異なる複数の段差マークの形成方
法。
法。
第１図（ａ）〜（力は実施例１の合せマークの形成方法
の主要工程を工程順に示した説明図である。図面の順番
に対応させて工程を説明する。
の主要工程を工程順に示した説明図である。図面の順番
に対応させて工程を説明する。
（ａ）ニー合せマーク形成の対象となる基板１の上にレ
ジストを塗布し、第１層のレジスト膜２を形成し、上記
第１層のレジスト膜２に合せマークを同一マスクからり
ソグラフィ法により一括転写し、マーク部のレジストパ
ターン３を形成スる。
ジストを塗布し、第１層のレジスト膜２を形成し、上記
第１層のレジスト膜２に合せマークを同一マスクからり
ソグラフィ法により一括転写し、マーク部のレジストパ
ターン３を形成スる。
（ｂ）ニレジストパターン３を形成した基板１を加熱し
、レジストパターンのレジストを熱架橋により現像液、
レジスト溶剤に対し不溶にする。
、レジストパターンのレジストを熱架橋により現像液、
レジスト溶剤に対し不溶にする。
上記加熱処理は、レジストに例えばＡＺ１４５０Ｊ（５
ｈｉｐｌｅｙ 社製品）ヲ用イた場合ハ２ｏｏ〜３ｏｏ
℃。
ｈｉｐｌｅｙ 社製品）ヲ用イた場合ハ２ｏｏ〜３ｏｏ
℃。
２０〜３０分である。
その後レジストパターン３を用いて、レジストの除去さ
れた部分を通して基板１のエツチングを行ない、深さか
１．になるようにして第１のマーク４を形成する。
れた部分を通して基板１のエツチングを行ない、深さか
１．になるようにして第１のマーク４を形成する。
なお、この工程における加熱とエツチングの順序は逆に
してもよい。
してもよい。
（Ｃ）：不溶化したレジストパターンを有する基板上の
全面に第２層の“レジスト膜（レジストは例えばＡＺ
１４５０ Ｊ 、 ５ｈｉｐｌｅｙ社製品）５を形成す
る。
全面に第２層の“レジスト膜（レジストは例えばＡＺ
１４５０ Ｊ 、 ５ｈｉｐｌｅｙ社製品）５を形成す
る。
（ｄ）：深さか１．より深いエツチングマークを形成す
べきマーク領域上の第２層レジスト膜５を２回目のリン
グラフィ法により除去し、その部分に不溶化したレジス
トパターンを露出させる。図の６はその露出領域を示す
。
べきマーク領域上の第２層レジスト膜５を２回目のリン
グラフィ法により除去し、その部分に不溶化したレジス
トパターンを露出させる。図の６はその露出領域を示す
。
（ｅ）二上記（ｄ）の工程で、深さｔｌのまま残したい
第１のマーク４９上には、保護膜として第２層レジスト
膜５か残って房り、この状態で基板１のエツチングを追
加して行ない、深さがｔ２の第２のマ−ク７を形成する
。
第１のマーク４９上には、保護膜として第２層レジスト
膜５か残って房り、この状態で基板１のエツチングを追
加して行ない、深さがｔ２の第２のマ−ク７を形成する
。
（カニ構造の異なる複数のマークが形成された基板１上
のレジスト膜を、例えば０２プラズマで剥離を行なう。
のレジスト膜を、例えば０２プラズマで剥離を行なう。
以上の工程により深さの異なる複数の段差マークか形成
できるが、上記（Ｃ）〜（ｅ）の工程を繰り返えして行
えば、数種類の深さの異なる段差マークの形成も可能で
ある。
できるが、上記（Ｃ）〜（ｅ）の工程を繰り返えして行
えば、数種類の深さの異なる段差マークの形成も可能で
ある。
〔実施例２〕：段差マークと■溝マークの組み合せマー
クの形成方法。
クの形成方法。
第２図（ａ）〜（ｉ）は実施例２の合せマークの形成方
法の主要工程を工程順に示した説明図である。図面の順
番に対応させて工程を説明する。
法の主要工程を工程順に示した説明図である。図面の順
番に対応させて工程を説明する。
（ａ）：合せマーク形成の対象となる基板１の上にレジ
ストを塗布し、゛第１層のレジスト膜２を形成、し、リ
ングラフィ法により段差マーク部と■溝マーク部のパタ
ーン３，３′を形成し、その後加熱してパターン形成し
たレジスト膜２のレジストを現像液、レジスト溶剤に対
し不溶にする。
ストを塗布し、゛第１層のレジスト膜２を形成、し、リ
ングラフィ法により段差マーク部と■溝マーク部のパタ
ーン３，３′を形成し、その後加熱してパターン形成し
たレジスト膜２のレジストを現像液、レジスト溶剤に対
し不溶にする。
（ｂ）：不溶化したレジストパターンを有する基板上の
全面に第２層のレジスト膜５を形成する。
全面に第２層のレジスト膜５を形成する。
（ぐ）：第２層のレジスト膜５をリングラフィ法により
、基板の第１の加工対象となる第１のマーク（段差マー
ク又はＶ溝マークのいずれか。本実施例では■溝マーク
として説明する。）形成領域のみ不溶化したレジストパ
ターンを露出させる。図の６′はその露出領域を示す。
、基板の第１の加工対象となる第１のマーク（段差マー
ク又はＶ溝マークのいずれか。本実施例では■溝マーク
として説明する。）形成領域のみ不溶化したレジストパ
ターンを露出させる。図の６′はその露出領域を示す。
（ｄ）：露出したレジストパターン部分（露出領域６′
）に含まれる第１のマーク（Ｖ溝マーク）の形成を行な
う。
）に含まれる第１のマーク（Ｖ溝マーク）の形成を行な
う。
基板が例えばＳｉの場合にはＫＯＨ系エツチング液によ
り異方性エツチングを行ない■溝８を形成する。
り異方性エツチングを行ない■溝８を形成する。
（ｅ）：不溶化したレジストパターン（基板）上に残っ
ている第２層のレジスト膜５を剥離する。
ている第２層のレジスト膜５を剥離する。
第２層のレジスト膜５のレジストかポジ形、すなわち光
を照射した部分が現像液で除去されるレジスト（例えば
ＡＺ １４５０ Ｊ 、 ５ｈｉｐｌｅｙ社製品）ヲ用
いている場合、全面に光を照射し現像液によって剥離す
ることができる。
を照射した部分が現像液で除去されるレジスト（例えば
ＡＺ １４５０ Ｊ 、 ５ｈｉｐｌｅｙ社製品）ヲ用
いている場合、全面に光を照射し現像液によって剥離す
ることができる。
（ハ：次に不溶化したレジストパターンを有する基板上
の全面に第３のレジスト膜９を塗布する。
の全面に第３のレジスト膜９を塗布する。
（ｇ） 二第３のレジスト膜９をリソグラフィ法により
、基板の追加加工対象となる構造の異なる第２のマーク
（本実施例では段差マーク）形成領域のみ不溶化したレ
ジストパターンを露出させる。１の６′はその露出領域
を示す。
、基板の追加加工対象となる構造の異なる第２のマーク
（本実施例では段差マーク）形成領域のみ不溶化したレ
ジストパターンを露出させる。１の６′はその露出領域
を示す。
（ｈ）：露出したレジストパターン部分（露出領域６′
）に含まれる構造の異なる第２のマーク（段差マーク）
の形成を行なう。
）に含まれる構造の異なる第２のマーク（段差マーク）
の形成を行なう。
基板が例えばＳｉの場合は、フッ酸・硝酸混液。
ドライプロセス等を使って段差マーク４を形成する。
（ｉ）：構造の異なる複数のマークが形成された基板１
上のレジスト膜を剥離する。
上のレジスト膜を剥離する。
以上の工程により、構造の異なる複数のマークが形成で
きるか、■溝マークと段差マークの形成の順序を逆にし
てもよいし、また、上記（ｅ）〜（ｈｌに準する工程を
繰り返えして、第３．第４のマークを形成することもで
きることは言うまでもないことである。
きるか、■溝マークと段差マークの形成の順序を逆にし
てもよいし、また、上記（ｅ）〜（ｈｌに準する工程を
繰り返えして、第３．第４のマークを形成することもで
きることは言うまでもないことである。
以上説明したように、本発明によって、深さの異なる段
差を有する合せマークや、段差とＶ溝の組み合わせによ
る合せマーク等を１枚のホトマスクから形成でき、マー
クの位置精度が向上する。
差を有する合せマークや、段差とＶ溝の組み合わせによ
る合せマーク等を１枚のホトマスクから形成でき、マー
クの位置精度が向上する。
なお、本発明ではマークを保護するためのリングラフィ
工程が必要であるか、この工程においては厳密な合せ精
度は不要である。
工程が必要であるか、この工程においては厳密な合せ精
度は不要である。
第１図（ａ）〜（イ）及び第２図（ａ）〜（ｉ）はそれ
ぞれ実施。 例１及び実施例２の合せマークの形成方法の主要工程説
明図である。 １・・・基板 ２・・・第１層レジスト膜
３・・・レジストパターン ４・・・第１のマーク５・
・・第２層レジスト膜６．６’、 ６’・・・露出領域
７・・・第２のマーク ８・・・ｖ溝９・・・第３
のレジスト膜 特許出願人 日本電信電話公社 代理人弁理士 中村純之助 第１ 図 （ｆ）−５丁Ｖニ オ２ 図 ［２＝？τ］扁
ぞれ実施。 例１及び実施例２の合せマークの形成方法の主要工程説
明図である。 １・・・基板 ２・・・第１層レジスト膜
３・・・レジストパターン ４・・・第１のマーク５・
・・第２層レジスト膜６．６’、 ６’・・・露出領域
７・・・第２のマーク ８・・・ｖ溝９・・・第３
のレジスト膜 特許出願人 日本電信電話公社 代理人弁理士 中村純之助 第１ 図 （ｆ）−５丁Ｖニ オ２ 図 ［２＝？τ］扁
Claims (2)
- （１）下記工程を包含してなる、同一基板上に構造の異
なるリソグラフィ用合せマークの形成方法ｄΦ 基板上
に第１層のレジスト膜を形成し、上記第１層のレジスト
膜に合せマークを同一マスクからりソグラフィ法によ、
り一括転写し、マーク部のレジストパターンを形成する
工程。 ＠ レジストパターンを形成した基板を加熱し、レジス
トパターンのレジストを熱架橋により現像液、レジスト
溶剤に対し不溶にする工程。 θ レジストパターンを用いて基板をエツチングし第１
のマークを形成する工程。 ■ 不溶化したレジストパターンを有する基板上の全面
に第２層のレジスト膜を形成し、上記第２層のレジスト
膜をリソグラフィ法により、基板の追加加工対象となる
構造の異なる第２のマー−り形成領域のみ不溶化したレ
ジストパターンを露出させる工程。 ■ 露出したレジストパターン領域に含まれる構造の異
なる第２のマーク形成部分の基板をエツチングし第２の
マークを形成する工程。 θ 構造の異なる複数のマークが形成された基板上のレ
ジスト膜を剥離する工程。 - （２）下記工程を包含してなる、同一基板上に構造の異
なるリソグラフィ用合せマークの形成方法３■ 基板上
に第１層のレジスト膜を形成し、上記第１層のレジスト
膜に合せマークを同一マスクからリングラフィ法により
一括転写し、マーク部のレジストパターンを形成する工
程。 ＠ レジストパターンを形成した基板を加熱し、レジス
トパターンのレジストを熱架橋により現像液、レジスト
溶剤に対し不溶にする工程。 θ 不溶化したレジストパターン上に第２層のレジスト
膜を形成し、上記第２層のレジスト膜をリングラフィ法
により、基板の第１の加工対象となる第１のマーク形成
領域のみ不溶化したレジ−ストパターンを露出させる工
程。 Ｏ露出したレジストパターン領域に含まれる第１のマー
クを第１の加工手段によって基板に形成する工程。 ■ 第２層のレジスト膜を剥離する工程。 θ 不溶化したレジストパターンを有する基板上の全面
に第３のレジスト膜を形成し、上記第３のレジスト膜を
ｒソグラフィ法により、基板の追加加工対象となる構造
の異なる第２のマーク形成領域のみ不溶化したレジスト
パターンを露出させる工程。 ■ 露出したレジストパターン領域に含まれる構造の異
なる第２のマークを第２の加工手段によって基板に形成
する工程。 ■ 構造の異なる複数のマークか形成された基板上のレ
ジスト膜を剥離する工程。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56197719A JPS58100424A (ja) | 1981-12-10 | 1981-12-10 | リソグラフイ用↑¬合せマ−クの形成方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56197719A JPS58100424A (ja) | 1981-12-10 | 1981-12-10 | リソグラフイ用↑¬合せマ−クの形成方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS58100424A true JPS58100424A (ja) | 1983-06-15 |
Family
ID=16379210
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56197719A Pending JPS58100424A (ja) | 1981-12-10 | 1981-12-10 | リソグラフイ用↑¬合せマ−クの形成方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS58100424A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0153028A2 (en) * | 1984-02-02 | 1985-08-28 | Sumitomo Electric Industries Limited | A mirror wafer of compound semiconductor |
| JPH0294623A (ja) * | 1988-09-30 | 1990-04-05 | Nec Corp | 半導体装置の製造方法 |
| KR100395908B1 (ko) * | 2001-06-29 | 2003-08-27 | 주식회사 하이닉스반도체 | 반도체 소자의 얼라인먼트 키 제조방법 |
| US7354699B2 (en) * | 2001-11-06 | 2008-04-08 | Hitachi Metals, Ltd. | Method for producing alignment mark |
-
1981
- 1981-12-10 JP JP56197719A patent/JPS58100424A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0153028A2 (en) * | 1984-02-02 | 1985-08-28 | Sumitomo Electric Industries Limited | A mirror wafer of compound semiconductor |
| JPH0294623A (ja) * | 1988-09-30 | 1990-04-05 | Nec Corp | 半導体装置の製造方法 |
| KR100395908B1 (ko) * | 2001-06-29 | 2003-08-27 | 주식회사 하이닉스반도체 | 반도체 소자의 얼라인먼트 키 제조방법 |
| US7354699B2 (en) * | 2001-11-06 | 2008-04-08 | Hitachi Metals, Ltd. | Method for producing alignment mark |
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