KR20010063481A

KR20010063481A - 반도체 소자의 미세 패턴 형성 방법

Info

Publication number: KR20010063481A
Application number: KR1019990060566A
Authority: KR
Inventors: 이상욱
Original assignee: 박종섭; 주식회사 하이닉스반도체
Priority date: 1999-12-22
Filing date: 1999-12-22
Publication date: 2001-07-09

Abstract

본 발명은 반도체 소자의 미세 패턴 형성 방법에 관한 것으로, 이중 감광막을 형성하여 패턴 공정을 실시하는 반도체 소자의 제조 공정에서 i라인용 하부 감광막을 형성하고 HMCTS로 화학 처리한 후 산소 트리트먼트를 실시하여 하부 감광막 표면에 실리콘 산화막을 형성하고, 그 상부에 DUV용 상부 감광막을 형성하여 패턴 공정을 실시함으로써 미세 패턴을 용이하게 형성할 수 있는 반도체 소자의 미세 패턴 형성 방법이 제시된다.

Description

반도체 소자의 미세 패턴 형성 방법{Method of forming a submicro pattern in a semiconductor device}

본 발명은 반도체 소자의 미세 패턴 형성 방법에 관한 것으로, 특히 이중 감광막을 형성하여 패턴 공정을 실시하는 반도체 소자의 제조 공정에서 i라인용 하부 감광막을 형성하고 HMCTS로 화학 처리한 후 산소 트리트먼트를 실시하여 하부 감광막 표면에 실리콘 산화막을 형성하고 그 상부에 DUV용 상부 감광막을 형성하여 패턴 공정을 실시함으로써 미세 패턴을 용이하게 형성할 수 있는 반도체 소자의 미세 패턴 형성 방법에 관한 것이다.

반도체 소자의 제조 공정에서 하부층을 패턴터닝하여 소정의 구조를 형성하기 위해서는 하부층상에 감광막을 코팅한 후 노광 및 현상하여 감광막을 패터닝하고, 이를 마스크로 하부층을 식각하는 공정을 실시한다.

이러한 감광막의 노광 공정에서 해상도는 레일리 방정식(Rayleigh equation)에 의해 [수학식 1]과 같이 나타낼 수 있다.

여기서, λ는 노광 광원의 파장, NA는 렌즈의 개구수를 나타내며, k는 공정 능력을 나타내는 지수이다. [수학식 1]로 알 수 있듯이 고해상도를 얻기 위해서는 노광 광원의 단파장화와 렌즈 개구수의 확대가 요구된다. 해상도를 높이기 위해서는 파장이 짧은 ArF DUV 장비를 사용하는 것이 가장 바람직하지만, 장비의 가격이i라인 또는 KrF 노광 장비에 비해 너무 비싸기 때문에 고가의 장비 구입에 따른 가격 경쟁력 저하가 큰 문제로 있으며, 현재 양산에 적용할 수 있는 ArF DUV 장비는 완성되지 않은 상태이다. 또한 렌즈의 NA가 커질 경우 해상도는 증가시킬 수 있지만 촛점 심도는 크게 감소하는 문제가 발생한다. 이와 같은 이유로 노광 공정에서는 공정 능력 지수 k를 낮추기 위한 공정 개발이 끊임없이 실시되어 왔다. 이값은 감광막의 민감성, 감광막의 두께, 현상액의 계면 활성 여부, 노광 후 열처리 온도 및 시간등의 레지스트 프로세스에 의해 많은 부분 결정된다.

레비스트 프로세스의 여러가지 요소중 감광막의 두께가 가장 큰 영향을 미치는데, 감광막의 두께가 얇아질수록 공정 능력 지수인 k가 높아져 해상도가 증가하고 또한 촛점 심도 등의 공정 여유도 역시 크게 증가한다. 이러한 점을 이용해 노광 공정을 통해 실제 패턴을 형성할 감광막의 두께를 낮추기 위한 노력의 일환으로 소개된 것이 이중 감광막 공정이다.

도 1은 종래의 이중 감광막 공정을 설명하기 위한 소자의 단면도로서, 도시된 바와 같이 반도체 기판(11) 상부에 패턴을 형성하기 위한 하부층(12)을 형성하고, 하부층(12) 상부에 하부 감광막(13)을 도포한 후 상부 감광막(15)을 도포하여 이중 감광막을 형성한다. 그런데, 반사 방지막과 달리 감광막은 같은 계열의 용매를 사용하기 때문에 하부 감광막을 도포한 후 상부 감광막을 도포할 때 상하층 감광막이 혼합되어 혼합층(14)을 형성하기 때문에 감광막이 제대로 도포되지 않는 문제가 있다.

따라서, 본 발명은 이중 감광막을 도포할 때 상하부의 감광막이 혼합되는 것을 방지하여 안정적으로 미세 패턴을 형성할 수 있는 반도체 소자의 미세 패턴 형성 방법을 제공하는데 그 목적이 있다.

상술한 목적을 달성하기 위한 본 발명은 반도체 기판 상부에 하부층을 형성한 후 하부 감광막을 도포하는 단계와, 상기 하부 감광막을 HMCTS로 화학 처리한 후 산소 트리트먼트를 실시하여 하부 감광막 표면에 실리콘 산화막을 형성하는 단계와, 상기 실리콘 산화막 상부에 상부 감광막을 도포한 후 상기 상부 감광막을 노광 및 현상하여 패터닝하는 단계와, 상기 패터닝된 상부 감광막을 마스크로 상기 실리콘 산화막을 식각하여 패터닝하는 단계와, 상기 패터닝된 상부 감광막 및 실리콘 산화막을 마스크로 상기 하부 감광막을 식각하여 패터닝하고, 이때 상기 상부 감광막이 제거되는 단계와, 상기 하부 감광막을 마스크로 상기 하부층을 식각하여 미세 패턴을 형성하는 단계를 포함하여 이루어진 것을 특징으로 한다.

도 1은 종래의 이중 감광막 공정을 설명하기 위한 소자의 단면도.

도 2(a) 내지 도 2(e)는 본 발명에 따른 이중 감광막 공정을 이용한 반도체 소자의 미세 패턴 형성 방법을 설명하기 위해 순서적으로 도시한 소자의 단면도.

도 3(a) 및 도 3(b)는 HMCTS 및 i라인용 감광막의 화학 구조식.

<도면의 주요 부분에 대한 부호의 설명>

11 및 21 : 반도체 기판 12 및 22 : 하부층

13 및 23 : 하부 감광막 14 : 상하부 감광막 혼합층

15 및 24 : 상부 감광막 25 : 실리콘 산화막

26 : 레티클

첨부된 도면을 참조하여 본 발명을 상세히 설명하기로 한다.

도 2(a) 내지 도 2(e)는 본 발명에 따른 이중 감광막 공정을 이용한 반도체 소자의 미세 패턴 형성 방법을 설명하기 위해 순서적으로 도시한 소자의 단면도이다.

도 2(a)를 참조하면, 반도체 기판(21) 상부에 패턴을 형성하기 위한하부층(22)을 형성하고, 그 상부에 i라인용 하부 감광막(23)을 도포한다. i라인용 하부 감광막(23)을 약 140℃ 정도의 오븐에서 HMCTS(Hexamethylcyclotrisilazane)로 화학 처리한 후 산소 트리트먼트를 실시하여 하부 감광막(23) 표면에 얇은 실리콘 산화막(24)을 형성한다. 이와 같은 HMCTS의 화학 구조를 도 3(a)에 도시하였으며, i라인용 하부 감광막(23)의 화학 구조를 도 3(b)에 도시하였다.

도 2(b)를 참조하면, 실리콘 산화막(24) 상부에 DUV용 상부 감광막(25)을 도포한다. 이렇게 이중 감광막이 도포되면 소정의 레티클(26)을 이용하여 DUV로 노광한다.

도 2(c)를 참조하면, 노광된 상부 감광막(25)을 현상하여 패턴을 형성한다. 이때, 하부 감광막(23)은 DUV 광원에 대해 반응하지 않으므로 현상되지 않는다. 또한, i라인용 하부 감광막(23)은 DUV 광원에 대한 흡수도가 좋아 반사 방지막의 역할도 수행하여 반사도가 높은 하부층(22)의 반사에 의한 네킹(necking)이나 나칭(notching) 현상을 없앨 수 있고 웨이퍼 내에서의 임계 치수의 변화도 줄일 수 있다. 패터닝된 상부 감광막(25)을 마스크로 실리콘 산화막(24)을 건식 식각하여 패터닝한다. 실리콘 산화막(24)의 건식 식각은 CF₄계열의 에천트를 사용한다.

도 2(d)를 참조하면, 패터닝된 상부 감광막(25) 및 실리콘 산화막(24)을 마스크로 하부 감광막(23)을 식각한다. 이때, 상부 감광막(25)은 하부 감광막(23)이 식각될 때 함께 제거된다. 하부 감광막(23)을 식각할 때 산소 계열의 에천트를 사용함으로써 실리콘 산화막(24)은 거의 식각되지 않는다.

도 2(e)는 하부 감광막(23)을 마스크로 하부층(22)을 식각한 후 하부 감광막(23)을 제거하여 미세 패턴을 형성한 상태의 단면도이다.

상술한 바와 같이 본 발명에 의하면,

하부 감광막을 건식 식각에 대한 마스크로 활용할 수 있어 실제 패턴을 형성할 상부 감광막의 두께를 줄일 수 있고, 하부 감광막이 평탄화 및 반사 방지막의 역할을 하여 공정 여유도를 향상시킬 수 있으며, 네킹, 나칭등의 문제를 해결할 수 있다. 기존의 이중 감광막을 형성하는데 발생하는 상하 감광막의 용해를 화학적으로 처리하여 제거함으로써 안정적인 감광막을 형성할 수 있다. 하부 및 상부 감광막 사이에 실리콘 산화막을 형성함으로써 상부 감광막에 비해 두꺼운 하부 감광막을 식각할 수 있다. 노광에 의한 패턴 형성에 사용되는 감광막의 두께를 얇게 할 수 있어 레일리 방정식에서의 공정 능력 지수인 k값을 높일 수 있어 기존의 노광 방법에 비해 미세 패턴의 형성이 가능하다.

Claims

반도체 기판 상부에 하부층을 형성한 후 하부 감광막을 도포하는 단계와,

상기 하부 감광막을 HMCTS로 화학 처리한 후 산소 트리트먼트를 실시하여 하부 감광막 표면에 실리콘 산화막을 형성하는 단계와,

상기 실리콘 산화막 상부에 상부 감광막을 도포한 후 상기 상부 감광막을 노광 및 현상하여 패터닝하는 단계와,

상기 패터닝된 상부 감광막을 마스크로 상기 실리콘 산화막을 식각하여 패터닝하는 단계와,

상기 패터닝된 상부 감광막 및 실리콘 산화막을 마스크로 상기 하부 감광막을 식각하여 패터닝하고, 이때 상기 상부 감광막이 제거되는 단계와,

상기 하부 감광막을 마스크로 상기 하부층을 식각하여 미세 패턴을 형성하는 단계를 포함하여 이루어진 것을 특징으로 하는 반도체 소자의 미세 패턴 형성 방법.
제 1 항에 있어서, 상기 하부 감광막은 i라인용 감광막인 것을 특징으로 하는 반도체 소자의 미세 패턴 형성 방법.
제 1 항에 있어서, 상기 HMCTS를 이용한 화학 처리는 140℃ 정도의 온도에서 실시하는 것을 특징으로 하는 반도체 소자의 미세 패턴 형성 방법.
제 1 항에 있어서, 상기 상부 감광막은 DUV용 감광막인 것을 특징으로 하는 반도체 소자의 미세 패턴 형성 방법.
제 1 항에 있어서, 상기 실리콘 산화막은 CF₄계열의 에천트를 사용한 건식 식각 공정으로 패터닝되는 것을 특징으로 하는 반도체 소자의 미세 패턴 형성 방법.
제 1 항에 있어서, 상기 하부 감광막은 산소 계열의 에천트에 의해 식각되는 것을 특징으로 하는 반도체 소자의 미세 패턴 형성 방법.