JPH0653134A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH0653134A JPH0653134A JP1913793A JP1913793A JPH0653134A JP H0653134 A JPH0653134 A JP H0653134A JP 1913793 A JP1913793 A JP 1913793A JP 1913793 A JP1913793 A JP 1913793A JP H0653134 A JPH0653134 A JP H0653134A
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- oxide film
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- Photosensitive Polymer And Photoresist Processing (AREA)
- Drying Of Semiconductors (AREA)
- Exposure Of Semiconductors, Excluding Electron Or Ion Beam Exposure (AREA)
Abstract
(57)【要約】
【目的】低温で形成した３層レジスト膜を用いて、微細
なパターンを高歩留りで形成する。 【構成】３層レジストの中間層に１３０℃以下の温度で
形成したフッ素含有酸化珪素膜４を用いることにより、
下層レジスト膜３の熱処理温度を低下させる。
なパターンを高歩留りで形成する。 【構成】３層レジストの中間層に１３０℃以下の温度で
形成したフッ素含有酸化珪素膜４を用いることにより、
下層レジスト膜３の熱処理温度を低下させる。
Description
【０００１】
【産業上の利用分野】本発明は半導体装置の製造方法に
関し、特に、絶縁膜や金属膜等からなる微細パターンの
形成方法に関する。
関し、特に、絶縁膜や金属膜等からなる微細パターンの
形成方法に関する。
【０００２】
【従来の技術】半導体装置の製造工程において、半導体
基板上の絶縁膜や金属膜等の被エッチング膜をエッチン
グしパターンを形成するためには、フォトレジスト膜か
らなるマスクが一般に用いられている。すなわち、被エ
ッチング膜上にフォトレジスト膜を形成したのち、紫外
線により選択的に露光し、現像液を用いて現像し、１３
０℃程度の温度で加熱することによってフォトレジスト
膜からなるマスクを形成していた。
基板上の絶縁膜や金属膜等の被エッチング膜をエッチン
グしパターンを形成するためには、フォトレジスト膜か
らなるマスクが一般に用いられている。すなわち、被エ
ッチング膜上にフォトレジスト膜を形成したのち、紫外
線により選択的に露光し、現像液を用いて現像し、１３
０℃程度の温度で加熱することによってフォトレジスト
膜からなるマスクを形成していた。
【０００３】近年、半導体装置の複雑化，微細化によっ
て半導体基板の表面の凹凸が大きくなってきている。被
エッチング膜の微細パターンを精度良く形成するために
は、精度の良いマスクを形成できる薄いフォトレジスト
膜を用いる必要がある。しかしながら、基板表面の凹凸
が大きくなると、それら凹凸が基板表面のフォトレジス
ト膜の厚さにばらつきを生じさせるためにフォトレジス
ト膜のパターン精度が低下し被エッチング膜のパターン
の精度を害する結果になる。この対策として三層構造の
レジスト膜によるパターンの形成方法が検討されてき
た。三層構造のレジスト膜の場合、中間層としてＳＯＧ
（Ｓｐｉｎ Ｏｎ Ｇｌａｓｓ）等の塗布膜が主に用い
られている。
て半導体基板の表面の凹凸が大きくなってきている。被
エッチング膜の微細パターンを精度良く形成するために
は、精度の良いマスクを形成できる薄いフォトレジスト
膜を用いる必要がある。しかしながら、基板表面の凹凸
が大きくなると、それら凹凸が基板表面のフォトレジス
ト膜の厚さにばらつきを生じさせるためにフォトレジス
ト膜のパターン精度が低下し被エッチング膜のパターン
の精度を害する結果になる。この対策として三層構造の
レジスト膜によるパターンの形成方法が検討されてき
た。三層構造のレジスト膜の場合、中間層としてＳＯＧ
（Ｓｐｉｎ Ｏｎ Ｇｌａｓｓ）等の塗布膜が主に用い
られている。
【０００４】この三層構造のレジスト膜を用いる方法
は、まず凹凸を含む被エッチング膜上に厚さ約２μｍの
フォトレジスト膜を塗布して平坦化し、２００℃で１時
間の加熱を行い下層レジスト膜を形成する。次にシラノ
ールを主成分とする溶液を厚さ約０．２μｍとなるよう
に塗布した後、１５０℃で１時間加熱し硬化させてＳＯ
Ｇ膜からなる中間層を形成する。次で上層レジスト膜を
厚さ０．３μｍとなるように形成したのち、フォトリソ
グラフィー技術を用いて上層レジスト膜をパターニング
する。次に、この上層レジスト膜をマスクとしＣＦ4 ガ
スを用いる反応性イオンエッチング（ＲＩＥ：Ｒｅａｃ
ｔｉｖｅ Ｉｏｎ Ｅｔｃｈｉｎｇ）法により中間層を
エッチングし、更にこの中間層をマスクとしＯ2 ガスを
用いるドライエッチング法により下層レジスト膜のエッ
チングを行なう。以上の工程により寸法精度の向上した
下層レジスト膜からなるマスクが得られる。
は、まず凹凸を含む被エッチング膜上に厚さ約２μｍの
フォトレジスト膜を塗布して平坦化し、２００℃で１時
間の加熱を行い下層レジスト膜を形成する。次にシラノ
ールを主成分とする溶液を厚さ約０．２μｍとなるよう
に塗布した後、１５０℃で１時間加熱し硬化させてＳＯ
Ｇ膜からなる中間層を形成する。次で上層レジスト膜を
厚さ０．３μｍとなるように形成したのち、フォトリソ
グラフィー技術を用いて上層レジスト膜をパターニング
する。次に、この上層レジスト膜をマスクとしＣＦ4 ガ
スを用いる反応性イオンエッチング（ＲＩＥ：Ｒｅａｃ
ｔｉｖｅ Ｉｏｎ Ｅｔｃｈｉｎｇ）法により中間層を
エッチングし、更にこの中間層をマスクとしＯ2 ガスを
用いるドライエッチング法により下層レジスト膜のエッ
チングを行なう。以上の工程により寸法精度の向上した
下層レジスト膜からなるマスクが得られる。
【０００５】
【発明が解決しようとする課題】しかしながら、上述し
た三層構造のレジスト膜を用い下層レジスト膜からなる
マスクを形成する方法では、次のような問題点がある。
た三層構造のレジスト膜を用い下層レジスト膜からなる
マスクを形成する方法では、次のような問題点がある。
【０００６】すなわち、中間層として用いられる塗布膜
は、加熱時の体積収縮、あるいは下層レジスト膜との熱
膨張係数の不一致から、中間層の熱処理時に中間層に亀
裂が発生したり剥離が生じたりする。更にこの塗布膜の
熱処理が２００℃以下では完全な縮合反応が起らないこ
とから、充分な膜強度が得られなくなる。このため剥離
してパーティクルの発生原因となる。
は、加熱時の体積収縮、あるいは下層レジスト膜との熱
膨張係数の不一致から、中間層の熱処理時に中間層に亀
裂が発生したり剥離が生じたりする。更にこの塗布膜の
熱処理が２００℃以下では完全な縮合反応が起らないこ
とから、充分な膜強度が得られなくなる。このため剥離
してパーティクルの発生原因となる。
【０００７】また、被エッチング膜が金等の貴金属膜の
場合には、下層レジスト膜を１５０℃以上の温度で加熱
したときに、下層レジスト膜が剥離するという問題点も
ある。このため、半導体装置の製造歩留り及び信頼性が
低下する。
場合には、下層レジスト膜を１５０℃以上の温度で加熱
したときに、下層レジスト膜が剥離するという問題点も
ある。このため、半導体装置の製造歩留り及び信頼性が
低下する。
【０００８】本発明の目的は、三層構造のレジスト膜を
用いるパターン形成法において、中間層を低温でしかも
体積収縮を小さくなるように形成して、中間層の亀裂や
剥離の発生を少くすると共に、貴金属膜上であっても下
層有機膜の剥離をなくし、歩留り及び信頼性の向上した
半導体装置の製造方法を提供することにある。
用いるパターン形成法において、中間層を低温でしかも
体積収縮を小さくなるように形成して、中間層の亀裂や
剥離の発生を少くすると共に、貴金属膜上であっても下
層有機膜の剥離をなくし、歩留り及び信頼性の向上した
半導体装置の製造方法を提供することにある。
【０００９】
【課題を解決するための手段】本発明は、表面に被エッ
チング膜を有する半導体基板上に有機膜とフッ素含有酸
化珪素膜とを順次形成し、次でこのフッ素含有酸化珪素
膜をパターニングし、次でこのフッ素含有酸化珪素膜を
マスクとしドライエッチング法により前記有機膜をエッ
チングし、次でこの有機膜をマスクとしドライエッチン
グ法により前記被エッチング膜をエッチングする半導体
装置の製造方法にある。
チング膜を有する半導体基板上に有機膜とフッ素含有酸
化珪素膜とを順次形成し、次でこのフッ素含有酸化珪素
膜をパターニングし、次でこのフッ素含有酸化珪素膜を
マスクとしドライエッチング法により前記有機膜をエッ
チングし、次でこの有機膜をマスクとしドライエッチン
グ法により前記被エッチング膜をエッチングする半導体
装置の製造方法にある。
【００１０】上記フッ素含有酸化珪素膜は、図４に示す
ように、従来の三層構造のレジスト膜の中間層として用
いられるＳＯＧ膜に比べ、Ｓｉ−Ｏ結合の吸収ピークが
大きく、ＯＨ基の吸収ピークが小さくなっており、Ｓｉ
−Ｏ結合の密度はＳＯＧ膜に比べ４０乃至５０％増加す
る。この値は従来のＳＯＧ膜を３００℃で熱処理したも
のと同程度であるため、実施例におけるフッ素含有酸化
珪素膜の熱処理温度を１５０℃以下に下げることができ
る。また、１５０℃で３０分間の熱処理により従来のＳ
ＯＧ膜は１５乃至２０％収縮するのに対し、フッ素含有
酸化珪素膜の収縮率は０乃至３％である。更にその膜の
強度は従来のＳＯＧ膜に比べ４０乃至５０％大きくなる
ため、熱処理による膜の亀裂の発生はほとんどなくな
る。
ように、従来の三層構造のレジスト膜の中間層として用
いられるＳＯＧ膜に比べ、Ｓｉ−Ｏ結合の吸収ピークが
大きく、ＯＨ基の吸収ピークが小さくなっており、Ｓｉ
−Ｏ結合の密度はＳＯＧ膜に比べ４０乃至５０％増加す
る。この値は従来のＳＯＧ膜を３００℃で熱処理したも
のと同程度であるため、実施例におけるフッ素含有酸化
珪素膜の熱処理温度を１５０℃以下に下げることができ
る。また、１５０℃で３０分間の熱処理により従来のＳ
ＯＧ膜は１５乃至２０％収縮するのに対し、フッ素含有
酸化珪素膜の収縮率は０乃至３％である。更にその膜の
強度は従来のＳＯＧ膜に比べ４０乃至５０％大きくなる
ため、熱処理による膜の亀裂の発生はほとんどなくな
る。
【００１１】
【実施例】次に本発明の実施例について図面を参照して
説明する。図１（ａ）〜（ｄ）は本発明の第１の実施例
を説明するための半導体チップの断面図であり、本発明
を開孔の形成に適用した場合を示す。
説明する。図１（ａ）〜（ｄ）は本発明の第１の実施例
を説明するための半導体チップの断面図であり、本発明
を開孔の形成に適用した場合を示す。
【００１２】まず図１（ａ）に示すように、珪素等から
なる半導体基板１上に被エッチング膜として厚さ約０．
８μｍの酸化珪素膜２をＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖ
ａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法により形成する。
次に、回転塗布法によりフォトレジスト膜を形成した
後、１５０℃で３０分間Ｎ2 ガス雰囲気中で加熱し、厚
さ約１．５μｍの下層レジスト膜３を形成する。次に下
層レジスト膜３の表面を、ヘキサメチルジシラザン等の
有機シランまたはヘキサメチルジシロキサン等の有機シ
ロキサンの蒸気にさらして改質する。
なる半導体基板１上に被エッチング膜として厚さ約０．
８μｍの酸化珪素膜２をＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖ
ａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法により形成する。
次に、回転塗布法によりフォトレジスト膜を形成した
後、１５０℃で３０分間Ｎ2 ガス雰囲気中で加熱し、厚
さ約１．５μｍの下層レジスト膜３を形成する。次に下
層レジスト膜３の表面を、ヘキサメチルジシラザン等の
有機シランまたはヘキサメチルジシロキサン等の有機シ
ロキサンの蒸気にさらして改質する。
【００１３】次で２０乃至４０℃に保たれた珪フッ化水
素酸溶液（濃度約３．５ｍｏｌ／ｌ）に、酸化珪素を過
飽和にするためホウ酸水溶液（濃度約０．１ｍｏｌ／
ｌ）を連続的に添加しながら、上記基板を約８時間浸漬
し、下層レジスト膜３上に中間層として厚さ約０．２μ
ｍのフッ素含有酸化珪素膜４を形成する。次に、厚さ約
０．３μｍの上層レジスト膜５を形成したのち、リソグ
ラフィー技術を用いて直径約０．３μｍの開孔パターン
を形成する。次でこの上層レジスト膜５をＮ2 雰囲気で
１３０℃，３０分間加熱する。
素酸溶液（濃度約３．５ｍｏｌ／ｌ）に、酸化珪素を過
飽和にするためホウ酸水溶液（濃度約０．１ｍｏｌ／
ｌ）を連続的に添加しながら、上記基板を約８時間浸漬
し、下層レジスト膜３上に中間層として厚さ約０．２μ
ｍのフッ素含有酸化珪素膜４を形成する。次に、厚さ約
０．３μｍの上層レジスト膜５を形成したのち、リソグ
ラフィー技術を用いて直径約０．３μｍの開孔パターン
を形成する。次でこの上層レジスト膜５をＮ2 雰囲気で
１３０℃，３０分間加熱する。
【００１４】次に図１（ｂ）に示すように、上層レジス
ト膜５をマスクとし、ＣＦ4 ガスを用いるＲＩＥ法また
はＥＣＲ（Ｅｌｅｃｔｒｏｎ Ｃｙｃｌｏｔｒｏｎ Ｒ
ｅｓｏｎａｎｃｅ）を用いるエッチング法によりフッ素
含有酸化珪素膜４を選択的にエッチングし、パターンを
転写する。次でＯ2 ガスを用い約５Ｐａの圧力下でＲＩ
Ｅ法により下層レジスト膜３をエッチングし、パターン
を転写すると同時に上層レジスト膜５を除去する。
ト膜５をマスクとし、ＣＦ4 ガスを用いるＲＩＥ法また
はＥＣＲ（Ｅｌｅｃｔｒｏｎ Ｃｙｃｌｏｔｒｏｎ Ｒ
ｅｓｏｎａｎｃｅ）を用いるエッチング法によりフッ素
含有酸化珪素膜４を選択的にエッチングし、パターンを
転写する。次でＯ2 ガスを用い約５Ｐａの圧力下でＲＩ
Ｅ法により下層レジスト膜３をエッチングし、パターン
を転写すると同時に上層レジスト膜５を除去する。
【００１５】次に図１（ｃ）に示すように、ＣＦ4 ガス
を用いるＲＩＥ法により被エッチング膜である酸化珪素
膜２を選択的にエッチングし、パターンを転写すると同
時にフッ素含有酸化珪素膜４を除去する。最後に図１
（ｄ）に示すように、Ｏ2 プラズマ中で下層レジスト膜
３を炭化して除去することにより、微細な開孔６を有す
る酸化珪素膜２が得られる。
を用いるＲＩＥ法により被エッチング膜である酸化珪素
膜２を選択的にエッチングし、パターンを転写すると同
時にフッ素含有酸化珪素膜４を除去する。最後に図１
（ｄ）に示すように、Ｏ2 プラズマ中で下層レジスト膜
３を炭化して除去することにより、微細な開孔６を有す
る酸化珪素膜２が得られる。
【００１６】このように第１の実施例によれば、中間層
としてのフッ素含有酸化珪素膜４を室温で剥離が全くな
く、しかも膜厚のばらつきを２％以下に形成できる。更
にこのフッ素含有酸化珪素膜４は、熱処理によっても収
縮や亀裂を生じることがないため、酸化珪素膜２に形成
された開孔６の直径は約０．３２μｍと良好な結果が得
られた。
としてのフッ素含有酸化珪素膜４を室温で剥離が全くな
く、しかも膜厚のばらつきを２％以下に形成できる。更
にこのフッ素含有酸化珪素膜４は、熱処理によっても収
縮や亀裂を生じることがないため、酸化珪素膜２に形成
された開孔６の直径は約０．３２μｍと良好な結果が得
られた。
【００１７】次に図２（ａ）〜（ｄ）を用い、本発明を
２層配線の形成に適用した第２の実施例について説明す
る。
２層配線の形成に適用した第２の実施例について説明す
る。
【００１８】まず図２（ａ）に示すように、半導体基板
１上に厚さ約０．８μｍの酸化珪素膜２をＣＶＤ法によ
り形成する。次でＡｌ−Ｓｉ−Ｃｕからなる厚さ約０．
７μｍの下層配線１０とＣＶＤ法によるＳｉＯ2 からな
る層間絶縁膜７及びＡｌ−Ｓｉ−Ｃｕからなる厚さ約
０．７μｍの上層配線膜１１を順次形成する。この時上
層配線膜には約０．７μｍの段差を生じる。
１上に厚さ約０．８μｍの酸化珪素膜２をＣＶＤ法によ
り形成する。次でＡｌ−Ｓｉ−Ｃｕからなる厚さ約０．
７μｍの下層配線１０とＣＶＤ法によるＳｉＯ2 からな
る層間絶縁膜７及びＡｌ−Ｓｉ−Ｃｕからなる厚さ約
０．７μｍの上層配線膜１１を順次形成する。この時上
層配線膜には約０．７μｍの段差を生じる。
【００１９】次にフォトレジスト膜を塗布法により形成
したのち、２００℃３０分間Ｎ2 雰囲気中で加熱し、厚
さ約１．５μｍの下層レジスト膜３Ａを形成する。
したのち、２００℃３０分間Ｎ2 雰囲気中で加熱し、厚
さ約１．５μｍの下層レジスト膜３Ａを形成する。
【００２０】次に、シラノール：Ｓｉ（ＯＨ）4 を主成
分とする溶液を回転塗布法により下層レジスト膜３Ａ上
に塗布し、１００℃に保たれたホットプレート上で約１
分間加熱したのち、トリエトキシフルオロシラン：ＦＳ
ｉ（ＯＣ2 Ｈ5 ）3 を主成分とする蒸気９に室温で１０
分間さらす。次で１００乃至１５０℃３０分間加熱する
ことにより、残留水分（ＯＨ基，Ｓｉ−ＯＨ結合）の少
ない厚さ約０．２μｍのフッ素含有ＳＯＧ膜８を形成す
る。
分とする溶液を回転塗布法により下層レジスト膜３Ａ上
に塗布し、１００℃に保たれたホットプレート上で約１
分間加熱したのち、トリエトキシフルオロシラン：ＦＳ
ｉ（ＯＣ2 Ｈ5 ）3 を主成分とする蒸気９に室温で１０
分間さらす。次で１００乃至１５０℃３０分間加熱する
ことにより、残留水分（ＯＨ基，Ｓｉ−ＯＨ結合）の少
ない厚さ約０．２μｍのフッ素含有ＳＯＧ膜８を形成す
る。
【００２１】次に図２（ｂ）に示すように、厚さ約０．
３μｍのフォトレジスト膜を形成したのちリソグラフィ
ー技術を用いてパターニングし、上層レジスト膜５Ａを
形成する。次に図２（ｃ）を示すように、１３０℃で３
０分間Ｎ2 雰囲気中で上層レジスト膜５Ａを加熱したの
ち、ＣＦ4 ガスを用いるＲＩＥ法でフッ素含有ＳＯＧ膜
８を選択的にエッチングし、パターンを転写する。続い
てＯ2 ガスを用いるＲＩＥ法で下層レジスト膜３Ａを選
択的にエッチングし、パターンを転写すると同時に上層
レジスト膜５Ａを除去する。次で、Ｃｃｌ4 等の塩素系
ガスを用いるＲＩＥ法により上層配線膜１１をエッチン
グし上層配線１１Ａを形成する。
３μｍのフォトレジスト膜を形成したのちリソグラフィ
ー技術を用いてパターニングし、上層レジスト膜５Ａを
形成する。次に図２（ｃ）を示すように、１３０℃で３
０分間Ｎ2 雰囲気中で上層レジスト膜５Ａを加熱したの
ち、ＣＦ4 ガスを用いるＲＩＥ法でフッ素含有ＳＯＧ膜
８を選択的にエッチングし、パターンを転写する。続い
てＯ2 ガスを用いるＲＩＥ法で下層レジスト膜３Ａを選
択的にエッチングし、パターンを転写すると同時に上層
レジスト膜５Ａを除去する。次で、Ｃｃｌ4 等の塩素系
ガスを用いるＲＩＥ法により上層配線膜１１をエッチン
グし上層配線１１Ａを形成する。
【００２２】以下ＣＦ4 ガスを用いるＲＩＥ法によりフ
ッ素含有ＳＯＧ膜８を除去したのち、Ｏ2 プラズマ中で
下層レジスト膜３Ａを炭化し除去することにより、図２
（ｄ）に示す２層配線が得られる。
ッ素含有ＳＯＧ膜８を除去したのち、Ｏ2 プラズマ中で
下層レジスト膜３Ａを炭化し除去することにより、図２
（ｄ）に示す２層配線が得られる。
【００２３】このように第２の実施例によれば、フッ素
を含有した良質のＳＯＧ膜８を１５０℃以下の温度で形
成できるため、第１の実施例におけるフッ素含有酸化珪
素膜と同様に収縮率や強度を改善することができる。上
記工程により形成した上層配線１１Ａは、下層配線膜等
によって生ずる段差（約０．７μｍ）の影響をほとんど
受けず、設計寸法０．６μｍに対し、寸法誤差は従来の
±０．１μｍに比べ±０．０５μｍと極めて良好な値が
得られた。また配線間隔０．４μｍ，配線幅０．６μｍ
の上層配線を形成した場合、断線や短絡等の不良は全く
発生しなかった。
を含有した良質のＳＯＧ膜８を１５０℃以下の温度で形
成できるため、第１の実施例におけるフッ素含有酸化珪
素膜と同様に収縮率や強度を改善することができる。上
記工程により形成した上層配線１１Ａは、下層配線膜等
によって生ずる段差（約０．７μｍ）の影響をほとんど
受けず、設計寸法０．６μｍに対し、寸法誤差は従来の
±０．１μｍに比べ±０．０５μｍと極めて良好な値が
得られた。また配線間隔０．４μｍ，配線幅０．６μｍ
の上層配線を形成した場合、断線や短絡等の不良は全く
発生しなかった。
【００２４】次に図３（ａ）〜（ｄ）を用い、本発明を
金配線の形成に適用した第３の実施例について説明す
る。
金配線の形成に適用した第３の実施例について説明す
る。
【００２５】まず図３（ａ）に示すように、半導体基板
１上にＣＶＤ法により厚さ０．８μｍの酸化珪素膜２を
形成する。次でスパッタ法により厚さ約０．２μｍのチ
タン含有タングステン（Ｔｉ−Ｗ）膜１２と、スパッタ
法による厚さ約０．１μｍの金（Ａｕ）膜１３を順次形
成する。次にフォトレジスト膜を塗布し、１３０℃６０
分間Ｎ2 雰囲気中で加熱し、厚さ約１．５μｍの下層レ
ジスト膜３Ｂを形成する。この際加熱温度が１５０℃を
越えると下層レジスト膜３ＢとＡｕ膜１３との接着強度
が低下し剥離が生じてしまうため１５０℃以下が好まし
い。次に、トリエトキシフルオロシランと水蒸気をソー
スガスとして用い、温度２５℃，圧力約５Ｐａの条件に
よるＣＶＤ法により、厚さ約０．２μｍのフッ素含有酸
化珪素膜４Ａを形成する。続いて厚さ約０．３μｍのフ
ォトレジスト膜を形成したのち、リソグラフィー技術を
用いてパターニングし、上層レジスト膜５Ｂを形成す
る。
１上にＣＶＤ法により厚さ０．８μｍの酸化珪素膜２を
形成する。次でスパッタ法により厚さ約０．２μｍのチ
タン含有タングステン（Ｔｉ−Ｗ）膜１２と、スパッタ
法による厚さ約０．１μｍの金（Ａｕ）膜１３を順次形
成する。次にフォトレジスト膜を塗布し、１３０℃６０
分間Ｎ2 雰囲気中で加熱し、厚さ約１．５μｍの下層レ
ジスト膜３Ｂを形成する。この際加熱温度が１５０℃を
越えると下層レジスト膜３ＢとＡｕ膜１３との接着強度
が低下し剥離が生じてしまうため１５０℃以下が好まし
い。次に、トリエトキシフルオロシランと水蒸気をソー
スガスとして用い、温度２５℃，圧力約５Ｐａの条件に
よるＣＶＤ法により、厚さ約０．２μｍのフッ素含有酸
化珪素膜４Ａを形成する。続いて厚さ約０．３μｍのフ
ォトレジスト膜を形成したのち、リソグラフィー技術を
用いてパターニングし、上層レジスト膜５Ｂを形成す
る。
【００２６】次に図３（ｂ）に示すように、上層レジス
ト膜５ＢをＮ2 雰囲気中において１３０℃，３０分間加
熱したのち、ＣＦ4 ガスを用いるＲＩＥ法によりフッ素
含有酸化珪素膜４Ａを選択的にエッチングし、パターン
を転写する。次でＯ2 ガスを用い、約５Ｐａの圧力下で
のＲＩＥ法により下層レジスト膜３Ｂをエッチングし、
パターンを転写し溝１５を形成すると同時に上層レジス
ト膜５Ｂを除去する。次にＴｉ−Ｗ膜１２とＡｕ膜１３
とを電極とする電解メッキ法により、溝１５内に厚さ約
１μｍのＡｕメッキ膜１４を形成する。
ト膜５ＢをＮ2 雰囲気中において１３０℃，３０分間加
熱したのち、ＣＦ4 ガスを用いるＲＩＥ法によりフッ素
含有酸化珪素膜４Ａを選択的にエッチングし、パターン
を転写する。次でＯ2 ガスを用い、約５Ｐａの圧力下で
のＲＩＥ法により下層レジスト膜３Ｂをエッチングし、
パターンを転写し溝１５を形成すると同時に上層レジス
ト膜５Ｂを除去する。次にＴｉ−Ｗ膜１２とＡｕ膜１３
とを電極とする電解メッキ法により、溝１５内に厚さ約
１μｍのＡｕメッキ膜１４を形成する。
【００２７】次に図３（ｃ）に示すように、１０％のフ
ッ酸溶液を用いてフッ素含有酸化珪素膜４Ａを除去した
のち、Ｏ2 プラズマ中で下層レジスト膜３Ｂを炭化して
除去する。次でイオンミリング法によって配線となる部
分以外のＡｕ膜１３を除去し、続いてフッ素系ガスを用
いるＲＩＥ法により配線となる部分以外のＴｉ−Ｗ膜１
２を除去することにより、図３（ｄ）に示すＡｕ配線２
０が形成される。
ッ酸溶液を用いてフッ素含有酸化珪素膜４Ａを除去した
のち、Ｏ2 プラズマ中で下層レジスト膜３Ｂを炭化して
除去する。次でイオンミリング法によって配線となる部
分以外のＡｕ膜１３を除去し、続いてフッ素系ガスを用
いるＲＩＥ法により配線となる部分以外のＴｉ−Ｗ膜１
２を除去することにより、図３（ｄ）に示すＡｕ配線２
０が形成される。
【００２８】このように第３の実施例によれば、フッ素
含有酸化珪素膜４Ａを低温のＣＶＤ法で形成できるた
め、下層レジスト膜３Ｂを１５０℃以下で形成できる。
従ってＡｕ膜１３と下層レジスト膜３Ｂとの剥離がなく
なるため、幅０．７μｍのＡｕ配線を形成した場合、断
線や短絡等の不良は全く発生しなかった。
含有酸化珪素膜４Ａを低温のＣＶＤ法で形成できるた
め、下層レジスト膜３Ｂを１５０℃以下で形成できる。
従ってＡｕ膜１３と下層レジスト膜３Ｂとの剥離がなく
なるため、幅０．７μｍのＡｕ配線を形成した場合、断
線や短絡等の不良は全く発生しなかった。
【００２９】上述した各実施例においては、被エッチン
グ膜上の有機膜としてフォトレジスト膜を用いたが、ポ
リイミド系樹脂膜，ポリスチレン系樹脂膜またはポリア
セチレンやポリピロール等の導電性高分子膜を用いるこ
とができる。
グ膜上の有機膜としてフォトレジスト膜を用いたが、ポ
リイミド系樹脂膜，ポリスチレン系樹脂膜またはポリア
セチレンやポリピロール等の導電性高分子膜を用いるこ
とができる。
【００３０】また被エッチング膜としては、半導体装置
の製造工程で用いられる酸化珪素膜，窒化珪素膜，酸化
タンタル膜等の絶縁膜であってもよく、ポリシリコン
膜，Ａｌ膜，ＴｉＮ膜等の導電膜等であってもよい。
の製造工程で用いられる酸化珪素膜，窒化珪素膜，酸化
タンタル膜等の絶縁膜であってもよく、ポリシリコン
膜，Ａｌ膜，ＴｉＮ膜等の導電膜等であってもよい。
【００３１】また第２の実施例でＳＯＧ膜形成にシラノ
ールを用いたが、テトラメトキシジラン等の構造式Ｓｉ
（ＯＲ）4 （Ｒ：アルキル基）の化合物、モノメチルト
リエトキシシラン等の構造式Ｒn Ｓｉ（ＯＲ）
4-n （Ｒ：アルキル基，ｎ：１乃至３の整数）の化合物
を用いてもよい。
ールを用いたが、テトラメトキシジラン等の構造式Ｓｉ
（ＯＲ）4 （Ｒ：アルキル基）の化合物、モノメチルト
リエトキシシラン等の構造式Ｒn Ｓｉ（ＯＲ）
4-n （Ｒ：アルキル基，ｎ：１乃至３の整数）の化合物
を用いてもよい。
【００３２】更に第２，第３の実施例でトリエトキシフ
ルオロシランを用いたが、トリメトキシフルオロシラン
やトリノルマルプロポキシシラン等の他のアルコキシフ
ルオロシランを用いてもよい。
ルオロシランを用いたが、トリメトキシフルオロシラン
やトリノルマルプロポキシシラン等の他のアルコキシフ
ルオロシランを用いてもよい。
【００３３】
【発明の効果】以上説明したように本発明は、３層構造
レジスト膜の中間層としてフッ素含有酸化珪素膜を用い
ることによってその形成温度を著しく低下させることが
可能となる。その為、下層レジスト膜の熱処理温度も、
それに応じて低下させることが可能となる。また、フッ
素化合物を含有させることによってＳＯＧ膜を含む酸化
珪素膜は、室温でも縮合反応が促進されることから、熱
処理による体積収縮を極めて少くできると共に、充分な
強度が得られる。
レジスト膜の中間層としてフッ素含有酸化珪素膜を用い
ることによってその形成温度を著しく低下させることが
可能となる。その為、下層レジスト膜の熱処理温度も、
それに応じて低下させることが可能となる。また、フッ
素化合物を含有させることによってＳＯＧ膜を含む酸化
珪素膜は、室温でも縮合反応が促進されることから、熱
処理による体積収縮を極めて少くできると共に、充分な
強度が得られる。
【００３４】したがって、低温化によって熱膨張係数の
不一致、あるいは熱処理時の中間層の体積収縮を抑制で
きることから、中間層の亀裂や剥離の発生が全くなくな
り、かつ、ごみの発生もなくすことができる。また、貴
金属膜上に適用する場合でも、下層レジスト膜の熱処理
温度の低下によって、下層レジスト膜の剥離をなくすこ
とができる。このため半導体装置の良品率を向上させる
ことができるという効果を有している。
不一致、あるいは熱処理時の中間層の体積収縮を抑制で
きることから、中間層の亀裂や剥離の発生が全くなくな
り、かつ、ごみの発生もなくすことができる。また、貴
金属膜上に適用する場合でも、下層レジスト膜の熱処理
温度の低下によって、下層レジスト膜の剥離をなくすこ
とができる。このため半導体装置の良品率を向上させる
ことができるという効果を有している。
【図１】本発明の第１の実施例を説明するための半導体
チップの断面図。
チップの断面図。
【図２】本発明の第２の実施例を説明するための半導体
チップの断面図。
チップの断面図。
【図３】本発明の第３の実施例を説明するための半導体
チップの断面図。
チップの断面図。
【図４】従来例および実施例における酸化珪素膜の赤外
吸収スペクトルを示す図。
吸収スペクトルを示す図。
１ 半導体基板 ２ 酸化珪素膜 ３，３Ａ，３Ｂ 下層レジスト膜 ４，４Ａ フッ素含有酸化珪素膜 ５，５Ａ，５Ｂ 上層レジスト膜 ６ 開孔 ７ 層間絶縁膜 ８ フッ素含有ＳＯＧ膜 ９ トリエトキシフルオロシラン １０ 下層配線 １１ 上層配線膜 １１Ａ 上層配線 １２ Ｔｉ−Ｗ膜 １３ Ａｕ膜 １４ Ａｕメッキ線 １５ 溝 ２０ Ａｕ配線
Claims (5)
- 【請求項１】 半導体基板上に被エッチング膜を形成し
たのち全面に有機膜とフッ素含有酸化珪素膜とを順次形
成する工程と、前記フッ素含有酸化珪素膜をパターニン
グする工程と、パターニングされた前記フッ素含有酸化
珪素膜をマスクとしドライエッチング法により前記有機
膜をエッチングする工程と、エッチングされた前記有機
膜をマスクとしドライエッチング法により前記被エッチ
ング膜をエッチングする工程とを含むことを特徴とする
半導体装置の製造方法。 - 【請求項２】 前記有機膜がフォトレジスト膜，ポリイ
ミド系樹脂膜，ポリスチレン系樹脂膜，導電性高分子膜
の少くとも一つから成る請求項１記載の半導体装置の製
造方法。 - 【請求項３】 フッ素含有酸化珪素膜を形成する工程
が、前記有機膜を有機シランまたは有機シロキサンの蒸
気にさらしたのち過飽和状態の珪フッ化水素酸溶液中に
前記半導体基板を浸漬する工程を含む請求項１記載の半
導体装置の製造方法。 - 【請求項４】 前記フッ素含有酸化珪素膜を形成する工
程が、Ｓｉ（ＯＲ）4 ，Ｒn Ｓｉ（ＯＲ）4-n ，Ｓｉ
（ＯＨ）4 （Ｒ：アルキル基で同一構造とは限らない，
ｎ：１乃至３の整数）のうちの少くとも一つを主成分と
する溶液を前記有機膜上に塗布したのち、アルコキシフ
ルオロシラン（化学式：Ｆn Ｓｉ（ＯＲ）4-n ，Ｒ：ア
ルキル基，ｎ：１乃至３の整数）を主成分とする蒸気に
さらす工程と、熱処理する工程とを含む請求項１記載の
半導体装置の製造方法。 - 【請求項５】 前記フッ素含有酸化珪素膜を形成する工
程が、アルコキシフルオロシランと水蒸気をソースガス
に用いる化学気相成長法を含む請求項１記載の半導体装
置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1913793A JPH0653134A (ja) | 1992-03-04 | 1993-02-08 | 半導体装置の製造方法 |
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4650692 | 1992-03-04 | ||
| JP4-46506 | 1992-03-04 | ||
| JP1913793A JPH0653134A (ja) | 1992-03-04 | 1993-02-08 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0653134A true JPH0653134A (ja) | 1994-02-25 |
Family
ID=26355964
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1913793A Pending JPH0653134A (ja) | 1992-03-04 | 1993-02-08 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0653134A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20010063481A (ko) * | 1999-12-22 | 2001-07-09 | 박종섭 | 반도체 소자의 미세 패턴 형성 방법 |
| US6420271B2 (en) | 2000-03-24 | 2002-07-16 | Kabushiki Kaisha Toshiba | Method of forming a pattern |
| KR100800165B1 (ko) * | 2006-12-28 | 2008-02-01 | 주식회사 하이닉스반도체 | 반도체 소자의 제조방법 |
| JP2016157779A (ja) * | 2015-02-24 | 2016-09-01 | ルネサスエレクトロニクス株式会社 | 半導体装置の製造方法 |
-
1993
- 1993-02-08 JP JP1913793A patent/JPH0653134A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20010063481A (ko) * | 1999-12-22 | 2001-07-09 | 박종섭 | 반도체 소자의 미세 패턴 형성 방법 |
| US6420271B2 (en) | 2000-03-24 | 2002-07-16 | Kabushiki Kaisha Toshiba | Method of forming a pattern |
| KR100800165B1 (ko) * | 2006-12-28 | 2008-02-01 | 주식회사 하이닉스반도체 | 반도체 소자의 제조방법 |
| JP2016157779A (ja) * | 2015-02-24 | 2016-09-01 | ルネサスエレクトロニクス株式会社 | 半導体装置の製造方法 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20010213 |