KR100673099B1 - 반도체소자의 미세패턴 형성 방법 - Google Patents

반도체소자의 미세패턴 형성 방법 Download PDF

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Abstract

본 발명은 반도체 소자의 미세패턴 형성방법에 관한 것으로,
미세패턴 상층에 감광막패턴을 형성할 때 상기 미세패턴 사이로 감광막이 잔류되어 유발되는 특성 열화를 방지하기 위하여,
상기 미세패턴 사이를 용이하게 제거할 수 있는 물질, 예를들면 수용성 감광제나 희생막으로 매립하고 후속 공정으로 상기 미세패턴 상측에 감광막을 도포한 다음, 노광 및 현상공정으로 감광막패턴을 형성하며 상기 수용성 감광제를 제거하거나 상기 감광막패턴을 마스크로 하여 희생막을 제거함으로써 예정된 특성을 갖는 소자를 형성하여 반도체소자의 특성 및 신뢰성을 향상시킬 수 있는 기술이다.

Description

반도체소자의 미세패턴 형성 방법{A method for forming a fine pattern transistor of a semiconductor device}
도 1 은 종래기술에 따른 일반적인 반도체소자의 미세패턴 형성방법을 도시한 단면도.
도 2a 는 종래기술의 실시예에 따른 일반적인 반도체소자의 미세패턴 형성방법을 도시한 단면도.
도 2b 는 상기 도 2a 의 셈사진.
도 3a 내지 도 3c 는 본 발명의 제1실시예에 따른 반도체소자의 미세패턴 형성방법.
도 4a 내지 도 4c 는 본 발명의 제2실시예에 따른 반도체소자의 미세패턴 형성방법.
도 5a 내지 도 5f 는 본 발명의 제3실시예에 따른 반도체소자의 미세패턴 형성방법.
< 도면의 주요부분에 대한 부호 설명 >
11,21,31,51,61 : 반도체기판 13 : 평탄화층
15,25,55,67 : 감광막패턴 23,33,53,63 : 미세패턴
27 : 잔류된 감광막 35 : 제1감광막
37 : 제2감광막 39,57,69 : 노광마스크
41,59 : 노광된 영역 65 : 희생막
본 발명은 반도체 소자의 미세패턴 형성 방법에 관한 것으로, 특히
미세패턴이 형성된 층 상부에 감광막패턴을 형성하는 리소그래피 공정시 상기 미세패턴 사이로 감광막이 유입되어 제거하기 어려운 문제점으로 인한 소자의 특성 열화를 해결하기 위한 방법에 관한 것이다.
도 1 은 일반적인 반도체소자의 패터닝 공정을 도시한 단면도이다.
먼저, 반도체기판(11) 상에 필요에 따른 피식각층(도시안됨)을 미세패턴으로 형성한다.
상기 미세패턴 상부를 평탄화시키는 평탄화층(13)을 절연막이나 도전층으로 형성한다.
상기 평탄화층(13)을 식각할 수 있는 리소그래피 공정을 실시하기 위하여 상기 평탄화층(13) 상부에 감광막패턴(15)을 형성한다.
후속공정으로 상기 감광막패턴(15)을 마스크로 하여 상기 평탄화층(13)을 식각하여 미세패턴을 형성한다.
도 2a 및 도 2b 는 상기 도 1 과 달리 하부구조가 미세패턴(23)으로 형성된 경우 그 상부에 감광막패턴이 형성된 것을 도시한 단면도 및 셈사진이다.
도 2a를 참조하면, 반도체기판(21) 상에 미세패턴(23)을 형성한다.
상기 미세패턴(23) 상부에 감광막패턴(25)을 형성한다.
이때, 상기 감광막패턴(25)은 전체표면상부에 감광막패턴(25)을 도포하고 이를 노광마스크(도시안됨)를 노광 및 현상 공정으로 패터닝한 것으로, 상기 감광막패턴(25) 사이로 노출된 미세패턴(23) 사이로 잔류된 감광막(27)이 유발된다.
상기 도 2b 는 상기 도 2a 의 셈사진을 도시한 것으로서, 상기 도 2b 와 같이 잔류된 감광막(27)과 감광막패턴(25)이 도시되어 있다.
이상에서 설명한 바와 같이 종래기술에 따른 반도체소자의 미세패턴 형성방법은, 미세패턴이 형성된 반도체기판 상에 감광막을 도포하고 이를 패터닝하는 경우 미세패턴 사이의 좁고 깊은 단차가 위치하는 부분에서 빛의 산란이 충분히 발생되지 않아 감광막을 완전히 노광시킬 수 없으므로 현상공정으로 상기 미세패턴 내의 감광막을 제거할 수 없고 이는 후속 공정에서 소자의 특성 및 신뢰성을 저하시키는 문제점이 있다.
본 발명은 이러한 종래기술의 문제점을 해결하기 위하여, 미세패턴으로 인한 단차를 완화시키고 그 상부에 감광막패턴을 형성하여 단차로 인한 소자의 특성 열화를 방지하고 그에 따른 특성 및 신뢰성을 향상시키는 반도체소자의 미세패턴 형성방법을 제공하는 것을 그 목적으로 한다.
이상의 목적을 달성하기 위해 본 발명에 따른 반도체소자의 미세패턴 형성방법은,
반도체기판상에 형성된 미세패턴 사이를 매립하는 수용성의 제1 감광막을 도포하되, 상기 미세패턴 상부를 노출시키는 공정과,
상기 미세패턴 상부에 제2 감광막을 도포하고 노광 및 현상공정으로 제2 감광막 패턴을 형성하되, 상기 현상공정시 제2 감광막의 노광된 영역과 상기 미세패턴 사이를 매립하는 제1 감광막을 제거하는 공정을 포함하는 것과,
삭제
삭제
상기 제1 감광막은 I-라인, KrF 또는 ArF 감광제의 베이스 레진 ( base resin ) 으로 사용되는 노블락, 폴리-비닐-페놀 또는 아크릴레이트 중에서 한가지 이상을 사용하거나 물에 쉽게 제거되는 상부 반사방지막 ( top ARC ) 으로 형성하는 것을 제1특징으로 한다.
또한, 이상의 목적을 달성하기 위해 본 발명에 따른 반도체소자의 미세패턴 형성방법은,
미세패턴이 형성된 반도체기판 상에 단차피복성이 낮은 감광막인 점성이 높은 감광막을 도포하여 상기 미세패턴 사이에 보이드를 유발하는 공정과,
상기 감광막을 노광 및 현상하는 공정을 포함하는 것을 제2특징으로 한다.
또한, 이상의 목적을 달성하기 위해 본 발명에 따른 반도체소자의 미세패턴 형성방법은,
미세패턴이 형성된 반도체기판 상에 희생막을 증착하는 공정과,
상기 미세패턴을 노출시키는 에치백공정을 실시하는 공정과,
전체표면상부에 감광막을 도포하는 공정과,
노광마스크를 이용한 노광 및 현상공정으로 감광막패턴을 형성하는 공정과,
상기 감광막패턴을 마스크로 하여 상기 감광막패턴 사이로 노출된 미세패턴 사이의 희생막을 제거하는 공정을 포함하는 것과,
상기 희생막은 BPSG, PSG, BSG, 실리콘산화막 및 이들의 조합으로 이루어지는 군에서 선택된 임의의 한가지로 형성하는 것을 제3특징으로 한다.
한편, 본 발명의 원리는,
미세패턴이 형성된 반도체기판 상의 단차를 완화시킬 수 있도록 상기 미세패턴 사이에 수용성 폴리머나 산화막 등으로 매립하고 상기 미세패턴 상층에 감광막패턴을 형성하거나,
점도가 높은 감광제를 이용하여 상기 미세패턴 사이에 보이드를 형성하며 상기 미세패턴 상층에 감광막을 형성하고 노광 및 현상공정으로 감광막패턴을 형성함으로써
상기 미세패턴 사이에 잔류된 감광막이 없도록 하여
후속공정시 소자의 특성 열화를 방지할 수 있도록 하는 것이다.
이하, 첨부된 도면을 참고로 하여 본 발명을 설명하면 다음과 같다.
도 3a 내지 도 3c 는 본 발명의 제1 실시예에 따른 반도체소자의 미세패턴 형성방법을 도시한 단면도이다.
도 3a를 참조하면, 반도체기판(31) 상부에 미세패턴(33)을 형성한다.
상기 미세패턴(33) 사이를 매립하는 제1감광막(35)을 형성한다.
이때, 상기 제1감광막(35)은 빛에 의한 노광공정없이 물이나 현상액에 의하여 제거될 수 있는 수용성 감광막을 사용한 것이다. 상기 수용성 감광막은 I-라인, KrF 또는 ArF 감광제의 베이스 레진 ( base resin ) 으로 사용되는 노블락, 폴리-비닐-페놀 또는 아크릴레이트 중에서 한가지 이상을 사용하거나 물에 쉽게 제거되는 상부 반사방지막 ( top ARC )을 사용한다.
상기 미세패턴(33) 상층에 제2감광막(37)을 도포한다.
도 3b 및 도 3c를 참조하면, 노광마스크(39)를 이용한 노광 공정으로 상기 제2감광막(37)을 노광시켜 노광된 영역(41)을 형성한다.
상기 노광된 영역(41)을 현상하여 제2감광막(37)패턴을 형성한다.
상기 현상공정시 노광된 영역(41) 하부로 노출되는 제1감광막(35)을 동시에 제거한다. 이때, 상기 제1감광막(35)은 노광되지 않았어도 수용성 레진을 이용하여 형성한 감광막이기 때문에 용이하게 제거된다.
도 4a 내지 도 4c 는 본 발명의 제2실시예에 따른 반도체소자의 미세패턴 형성방법을 도시한 단면도이다.
도 4a를 참조하면, 반도체기판(51) 상부에 미세패턴(53)을 형성한다.
상기 미세패턴(53)이 형성된 반도체기판(51) 상부에 감광막(55)을 도포한다. 이때, 상기 감광막(55)은 높은 점도를 갖는 감광제를 이용하여 실시함으로써 낮은 단차비복성을 갖게 되어 상기 미세패턴(53) 사이에 보이드 ( void )(56)를 유발한다.
도 4b를 참조하면, 노광마스크(57)를 이용한 노광 공정으로 상기 감광막(55)을 노광시켜 노광된 영역(59)을 형성한다.
도 4c를 참조하면, 상기 노광된 영역(59)의 감광막을 현상하여 감광막(55)패턴을 형성한다.
이때, 상기 노광된 영역(59)이 제거된 부분의 미세패턴(53) 사이에는 감광막(55)이 잔류되지 않는다.
도 5a 내지 도 5f 는 본 발명의 제3실시예에 따른 반도체소자의 미세패턴 형성방법을 도시한 단면도이다.
도 5a를 참조하면, 반도체기판(61) 상부에 미세패턴(63)을 형성한다.
상기 미세패턴(63)이 형성된 반도체기판(61) 상부에 희생막(65)을 증착한다. 이때, 상기 희생막(65)은 상기 미세패턴(63)을 완전히 도포할 수 있는 두께로 형성한다. 상기 희생막은 BPSG, PSG, BSG, 실리콘산화막 및 이들의 조합으로 이루어지는 군에서 선택된 임의의 한가지로 형성한다.
도 5b를 참조하면, 상기 희생막(65)을 에치백하여 상기 미세패턴(63)을 노출시킨다.
도 5c를 참조하면, 상기 미세패턴(63)이 노출된 전체표면상부에 감광막(67)을 도포한다.
도 5d를 참조하면, 상기 감광막(67)을 노광마스크(69)를 이용하여 노광함으로써 노광된 영역(71)을 형성한다.
도 5e를 참조하면, 상기 감광막(67)의 노광된 영역(71)을 현상하여 제거함으로써 감광막(67)패턴을 형성한다.
도 5f를 참조하면, 상기 감광막(67)패턴을 마스크로 하여 상기 미세패턴(63) 사이로 노출되는 희생막(65)을 제거한다.
이때, 상기 희생막(65)의 제거 공정은 주변층과의 식각선택비 차이를 이용하여 실시함으로써 완전히 제거한다.
이상에서 설명한 바와 같이 본 발명에 따른 반도체소자의 미세패턴 형성방법은, 미세패턴 상층에 감광막패턴을 형성하는 경우 상기 미세패턴 사이로 매립되는 잔류 감광막의 유발을 방지하여 후속공정시 잔류 감광막으로 인한 소자의 특성 열화를 방지함으로써 반도체소자의 특성 및 신뢰성을 향상시킬 수 있는 효과를 제공한다.

Claims (5)

  1. 삭제
  2. 삭제
  3. 삭제
  4. 미세패턴이 형성된 반도체기판 상에 희생막을 증착하는 공정과,
    상기 미세패턴을 노출시키는 에치백공정을 실시하는 공정과,
    전체표면상부에 감광막을 도포하는 공정과,
    노광마스크를 이용한 노광 및 현상공정으로 감광막패턴을 형성하는 공정과,
    상기 감광막패턴을 마스크로 하여 상기 감광막패턴 사이로 노출된 미세패턴 사이의 희생막을 제거하는 공정을 포함하는 반도체소자의 미세패턴 형성방법.
  5. 제 4 항에 있어서,
    상기 희생막은 BPSG, PSG, BSG, 실리콘산화막 및 이들의 조합으로 이루어지는 군에서 선택된 임의의 한가지로 형성하는 것을 특징으로 하는 반도체소자의 미세패턴 형성방법.
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