KR100231735B1 - 반도체 소자의 미세패턴 형성방법 - Google Patents

반도체 소자의 미세패턴 형성방법 Download PDF

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    • G03PHOTOGRAPHY; CINEMATOGRAPHY; ANALOGOUS TECHNIQUES USING WAVES OTHER THAN OPTICAL WAVES; ELECTROGRAPHY; HOLOGRAPHY
    • G03FPHOTOMECHANICAL PRODUCTION OF TEXTURED OR PATTERNED SURFACES, e.g. FOR PRINTING, FOR PROCESSING OF SEMICONDUCTOR DEVICES; MATERIALS THEREFOR; ORIGINALS THEREFOR; APPARATUS SPECIALLY ADAPTED THEREFOR
    • G03F7/00Photomechanical, e.g. photolithographic, production of textured or patterned surfaces, e.g. printing surfaces; Materials therefor, e.g. comprising photoresists; Apparatus specially adapted therefor

Abstract

본 발명은 반도체 소자의 미세 패턴 형성방법에 관한 것으로, 미세 패턴을 형성하기 위하여, 평탄화용 감광막 상부에 실리레이션(Silylation)용 감광막을 얇게 도포한 다음, 그 상부에 해상력이 우수한 단이 레지스트(Single Resist)를 도포 및 패턴화하여 블랭킷 노광, 실리레이션 고정, O2-플라즈마 식각 방법을 통하여 미세 패턴을 형성시키므로써 버즈 비크(Birds Beak) 없이 실리레이트된 감광막 영역을 형성하여 노광기술의 향상없이 미세 패턴을 형성할 수 있는 반도체 소자의 미세 패턴 형성방법에 관해 기술된다.

Description

반도체 소자의 미세 패턴 형성방법
제1a 내지 1c 도는 본 발명에 따라 반도체 소자의 미세 패턴을 형성하는 단계를 나타내는 단면도.
* 도면의 주요부분에 대한 부호의 설명
1 : 하부층 2 : 제1감광막
3 : 실리레인션용 제2감광막
4 : 제3감광막 5 : 노광영역
6 : 산화막 9 : 필드 산화막
10 : 기판
본 발명은 반도체 소자의 미세 팬턴 형성방법에 관한 것으로, 특히 미세 패턴을 형성하기 위하여, 평탄화용 감광막 상부에 실리레이션(Silylation)용 감광막을 얇게 도포한 다음, 그 상부에 해상력이 우수한 단 일 레지스트(Single Resist)를 도포 및 패턴화하여 블랭킷 노광, 실리레이션 공정, 02플라즈마 식각방법을 통하여 미세 패턴을 형성시키므로써 버즈비크(Birds Beak) 없이 실리레이트된 감괌막 영역을 형성하여 노광기술의 향상없이 미세 패턴을 형성할 수 있는 반도체 소자의 미세 패턴 형성방법에 관한 것이다.
일반적으로, 반도체 제조 공정중에 미세 패턴을 형성하기 위해서는 식각하고자 하는 하부층 위에 평탄화용 감광막을 두껍게 도포하고 120℃이상의 고온에서 열처리하여 PAC와 수지(Resin)을 중합시킨 후에 실리레이션 감광막을 얇게 도포한 다음 마스크를 이용하여 패턴을 형성하고자 하는 부분을 선택적으로 노광한 다음습식현상 공정을 실시하고 다시 마스크 없이 블랭킷 노광공정을 실시한 후 실리레이션 공정을 실시하므로써 버즈 비크 없이 미세 팬턴을 형성할 수 있다.
그러나 이러한 방법을 이용하면 두가지 문제점이 발생된는데, 첫째, 실리레이션용 감괌막은 해상력이 낮기 대문에 예를 들어 0.5㎛이하의 미세 선폭은 습식 현상 공정에 의해 형성할 수 없고, 둘째, 습식현상 공정후에 실리레이션 공정을 실시하면 TMDS처럼 측방향 부피 팽창이 없는 시약이라도 감괌막 패턴의 측벽이 노출되어 있으므로 측벽 실리레이션에 의한 임계크기(CD)의 변화가 발생할 수 있는 단점이 있다.
따라서 본 발명은 실리레이션용 감괌막 상부에 해상력이 우수한 단일 레지스트 패턴을 형성하므로서 버즈 비크 없이 실리레이트된 감광막 영역을 형성하여 상기한 단점을 해소할 수 있는 반도체 소자의 미세 패턴 형성방법을 제공하는 데 그 목적이 있다.
상기한 목적을 해소하기 위한 본 발명은 필드 산화막(10)이 형성된기판(10) 상부의 미세패턴이 형성될 하부층(1)상에 제1감광막(2)을 도포하고 평탄화한 후 열처리 공정을 실시하여 상기 제1감광막(2)을 증합시키고 상기 제1감광막(2)상부에 실리레이션용 제2감광막(3) 및 제3감광막(4)을 순차적으로 도포한 다음 상기 제3감광막(4)은 패턴화시키는 단계와, 상기 단계로부터 블랭킷 노광공정을 실시하여 상기 실리레이션용 제2감광막(3)의 노출된 부분에 노광영역(5)을 형성하고 열처리 공정을 실시한 후 실리레이션 공정에 의해 실리레이트된 감광막 영역(5a)을 형성하고 O2-플라즈마에 의한 식각 공정에 의해 상기 제3감광막(4)이 식각되면서 상기 실리레이트된 감광막 영역(5a)상부에 형성된 산화막 (6)을 식각 장벽층으로 하여 실리레이션용 제2감광막 및 제1감광막(3 및 2)을 제거하는 단계로 이루어진 것을 특징으로 한다
이라, 첨부된 도면을 참조하여 본 발명을 상세히 설명하기로 한다.
제1a도 내지 제1c도는 본 발명에 따라 반도체 소자의 미세 패턴을 형성하는 단계를 나타낸는 단면도로서,
제1a도는 필드 산화막(9)이 형성된 기판(10)상에 미세 패턴이 형성될 하부층(1)이 형성되고, 하부층(1) 상부에 제1감광막(2)을 두껍게 도포하여 평탕화 한뒤 120℃이상의 고온 열처리 공정을 실시하여 상기 제1감광막(2)을 중합시키고, 상기 제1감광막(2) 상부에 실리레이션용 제2감광막(30을 일정한 두께 예를들어 3000Å 이상의 두께로 도포한 다음, 상기 제2감광막(3) 상부에 해상력이 우수한 단일 레지스트등과 같은 제3감광막(4)을 얇게 도포하고, 마스크(도시안됨를 이용하여 상기 제3감광막(4)을 선택적으로 노광, 현상하여 패턴을 형성한 후, 상기 마스크를 제거하고 블래킷 노광하여 실리레이션용 제2감광막(2)의 노출된 부분에 노광 영역(5)이 형성된 상태의 단면도이다.
제1b도는 제1a도 구조하에서 다시 고온 열처리 공정을 실시하여 상기 노광영역(5)이외의 제1감광막(2) 및 실리레이션용 제2감광막(3)에 중합 반응이 발생하도록 한 다음, 상기 노광영역(5)에 (CHH3)2-Si등과 같은 시약으로 실리레이션 공정을 실시하여 버즈 비크 없는 실리레이트된 감광막 영역(5a)이 형성된 상태의 단면도이다.
제1c도는 제1b도 구조하에서 O2-플라즈마를 이용한 건식식각공정에 의해 제3감광막(4)이 제거되면서 상기 실리레이트된 감광막 영역(5a)상부에 형성된 산화막(6)을 식각 장벽층으로 하여 실리레이션용 제2감광막(3) 및 제1감광막(2)이 제거되어 미세 패턴이 형성되 상태의 단면도이다.
상술한 바와 같이 본 발명에 의하면 실리레이션용 감광막 상부에 해상력이 우수한 단일 레지스트 패턴을 형성하여 버즈 비크 없이 실리레이트된 감광막 영역을 형성하므로서 미세 패턴 형성시 임계크기(CD)의 조절이 용이하고, 삼층 감광막 공정(TLR)에 비해 SOG등을 사용치 않으므로 파티클(Particle)발생 가능성이 적으며 300℃이상의 고온 열처리 공정이 필요치 않으므로 패턴의 들뜸(lifting)또는 치우침(Shift) 현상이 발생하지 않는다.

Claims (1)

  1. 반도체 소자의 미세 패턴 형성방법에 있어서, 필드 산화막(9)이 형성된 기판(10)상부의 미세패턴이 형성될 하부층(1)상에 제 1 감광막(2)을 도포 및 평탕화한 후 열처리 공정을 실시하여 상기 제1가광막(2)을 중합시키고, 상기 제1감광막(2) 상부에 실리레이션용 제2감광막(3) 및 제3감광막(4)을 순차적으로 도포한 다음 상기 제2감광막(4)을 패턴화시키는 단계와, 상기 단계로 부터 블랭킷 노광공정을 실시하여 상기 실리레이션용 제2감광막(3)의 노출된 부분에 노광영역(5)을 형성하고 열처리 공정을 실시한 후 실리레이션 공정에 의해 실리레이트된 감광막 영역(5a)을 형성하고, O2-플라즈마에 식각 공정에 상기 제3감광막(4)이 식각되면서 상기 실리레이트된 감광막 영역(5a) 상부에 형성된 산화막(6)을 식각장벽층으로 하여 실리레이션용 제2감광막 및 제1감광막(3 및 2)을 제거라는 단계로 이루어진 것을 특징으로 하는 반도체 소자의 미세 패턴 형성방법.
KR1019930019245A 1993-09-22 1993-09-22 반도체 소자의 미세패턴 형성방법 KR100231735B1 (ko)

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KR100399924B1 (ko) * 1996-06-21 2003-12-24 주식회사 하이닉스반도체 반도체소자의패턴형성방법

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