KR20110079061A - 반도체 소자 및 그 제조 방법 - Google Patents

반도체 소자 및 그 제조 방법 Download PDF

Info

Publication number
KR20110079061A
KR20110079061A KR1020090136017A KR20090136017A KR20110079061A KR 20110079061 A KR20110079061 A KR 20110079061A KR 1020090136017 A KR1020090136017 A KR 1020090136017A KR 20090136017 A KR20090136017 A KR 20090136017A KR 20110079061 A KR20110079061 A KR 20110079061A
Authority
KR
South Korea
Prior art keywords
region
gate
low concentration
concentration ion
drain
Prior art date
Application number
KR1020090136017A
Other languages
English (en)
Inventor
변동일
Original Assignee
주식회사 동부하이텍
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 주식회사 동부하이텍 filed Critical 주식회사 동부하이텍
Priority to KR1020090136017A priority Critical patent/KR20110079061A/ko
Publication of KR20110079061A publication Critical patent/KR20110079061A/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/08—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/0843—Source or drain regions of field-effect devices
    • H01L29/0847—Source or drain regions of field-effect devices of field-effect transistors with insulated gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66568—Lateral single gate silicon transistors
    • H01L29/66659—Lateral single gate silicon transistors with asymmetry in the channel direction, e.g. lateral high-voltage MISFETs with drain offset region, extended drain MISFETs
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7833—Field effect transistors with field effect produced by an insulated gate with lightly doped drain or source extension, e.g. LDD MOSFET's; DDD MOSFET's
    • H01L29/7835—Field effect transistors with field effect produced by an insulated gate with lightly doped drain or source extension, e.g. LDD MOSFET's; DDD MOSFET's with asymmetrical source and drain regions, e.g. lateral high-voltage MISFETs with drain offset region, extended drain MISFETs

Abstract

본 발명은 반도체 소자 및 그 제조 방법에 관한 것으로, 본 발명에 따른 반도체 소자의 일 예는, 반도체 기판상에 형성된 게이트(Gate) 영역의 하부에 소스(Source) 영역과 드레인(Drain) 영역을 형성하되, 상기 형성되는 소스 영역의 저농도 이온 영역과 드레인 영역의 저농도 이온 영역은 상기 형성된 게이트 영역과 오버랩되는 영역의 크기가 서로 다른 비대칭 구조(asymmetric structure)를 가진다. 여기서, 상기 드레인 영역의 저농도 이온 영역이 상기 소스 영역의 저농도 이온 영역에 비해 상기 형성된 게이트 영역과 오버랩(overlap)되는 영역의 크기가 더 클 수 있다.
따라서, 본 발명에 따른 반도체 소자 제조 방법에 의하면, 실질적으로 채널 길이(channel length)를 감소시키고, 그에 따라 Rc 저항을 개선하여 트랜지스터(transistor)의 성능을 개선시키며, 게이트 영역과 드레인 영역 사이의 오버랩(overlap) 영역을 넓게 하여 강한 전기장(electrical field)에 의한 채널 커패시턴스(channel capacitance)를 개선시키는 효과가 있다.
반도체 소자, 채널 길이, 채널 커패시턴스, 채널 저항, 전기장

Description

반도체 소자 및 그 제조 방법{A SEMI-CONDUCTOR DEVICE AND A METHOD THEROF}
본 발명은 반도체 소자 및 그 제조 방법에 관한 것으로, 더욱 상세하게는 채널 커패시턴스(channel capacitance)를 개선하고 채널 저항(channel resistance)을 감소시킴으로써 디바이스(device)의 특성을 개선시키기 위한 비대칭 구조를 가진 반도체 소자 및 그 제조 방법에 관한 것이다.
반도체 소자(Semi-conductor)를 제조함에 있어서, 게이트 영역과 드레인 영역 사이에는 강한 전기장(strong electrical field)이 존재한다.
이러한 전기장은 채널 커패시턴스(channel capacitance)에 영향을 미치고, 채널 커패시턴스는 문턱 전압(threshold volatage; Vt)을 낮춰 채널 저항을 크게 한다.
따라서, 채널 저항이 커짐에 따라 누설 전류(Isub)가 증가하여 결국 트랜지스터(transistor)의 성능을 떨어뜨려 소자(device)에 대한 신뢰도(reliability)에 떨어뜨리는 문제점이 있었다.
상술한 종래 기술의 문제점을 해결하기 위하여, 본 발명의 목적은 채널 커패시턴스(channel capacitance)를 개선하고 채널 저항(channel resistor)을 감소시켜 디바이스(device)의 특성을 개선하고자 한다.
본 발명은 반도체 소자 및 그 제조 방법에 관한 것이다.
본 발명에 따른 반도체 소자의 일 예는, 반도체 기판상에 형성된 게이트 영역의 하부에 소스 영역과 드레인 영역을 형성하되, 상기 형성되는 소스 영역의 저농도 이온 영역과 드레인 영역의 저농도 이온 영역은 상기 형성된 게이트 영역과 오버랩되는 영역의 크기가 서로 다른 비대칭 구조를 가진다.
여기서, 상기 드레인 영역의 저농도 이온 영역이 상기 소스 영역의 저농도 이온 영역에 비해 상기 형성된 게이트 영역과 오버랩되는 영역의 크기가 더 클 수 있다.
본 발명에 따른 반도체 소자 제조 방법의 일 예는, 반도체 기판상에 소자 분리막을 형성하는 단계; 불순물을 주입하여 웰(well)을 형성하는 단계; 비대칭 구조를 가진 저농도 이온 주입 영역들을 형성하는 단계; 게이트 영역을 형성하는 단계; 및 소스 영역과 드레인 영역을 형성하는 단계;를 포함하여 이루어진다.
여기서, 상기 형성되는 저농도 이온 주입 영역들 중 드레인 영역에서 형성된 저농도 이온 주입 영역이 상기 소스 영역에서 형성된 저농도 이온 주입 영역에 비 해 상기 게이트 영역과 오버랩되는 영역이 더 클 수 있다.
본 발명에 따른 반도체 소자 및 그 제조 방법에 따르면,
첫째, 채널 길이(channel length)를 감소시키는 효과가 있다.
둘째, 채널 길이 감소에 따른 Rc 저항이 개선되어 트랜지스터(transistor)의 성능을 개선시키는 효과가 있다.
셋째, 게이트 영역(Gate area)과 드레인 영역(Drain area) 사이의 오버랩 영역(overlap area)을 넓혀 전기장(electrical field)에 의한 채널 커패시턴스(channel capacitance)를 개선시키는 효과가 있다.
본 발명의 다른 목적, 특성 및 이점들은 첨부한 도면을 참조한 실시 예들의 상세한 설명을 통해 명백해질 것이다.
이하, 상기 목적이 구체적으로 실현될 수 있는 본 발명의 바람직한 실시 예가 첨부된 도면을 참조하여 설명된다.
이하 본 명세서에서는 본 발명에 따른 반도체 소자 제조 방법에 대하여 첨부된 도면을 참조하여 상세하게 설명한다.
도 1은 본 발명에 따른 형성된 반도체 소자의 일 실시 예를 도시한 도면이다.
도 1에서는 본 발명에 따라 N형 게이트(N-type Gate)를 포함한 반도체 소자의 일 예를 도시하였다.
본 발명은 종래 반도체 소자와 달리 게이트(Gate) 영역과 드레인(Drain) 영역 사이의 오버랩(overlap) 영역에서, 상기 게이트로부터 강한 전기장(electrical field)에 따른 채널 커패시턴스(channel capacitance)에 의한 문턱 전압(threshold voltage) 감소와 누설 전류(leak current) 증가로 인한 소자 신뢰도 문제를 개선하고자 한다.
이를 위해 본 명세서에서는 본 발명에 따라 소스(Source) 영역과 드레인(Drain) 영역의 형성 과정에서 상기 소스 영역과 드레인 영역에 각각 형성되는 저농도 이온 주입 영역(LDD: Lightly Doped Drain)을 게이트 영역을 기준으로 비대칭 구조(Asymmetric structure)로 형성한다.
본 발명에 따른 반도체 소자 제조 공정을 설명하면, 다음과 같다.
우선, 반도체 기판(substrate)에 활성 영역(active area)과 비활성 영역(inactive area)을 정의하는 소자 분리막을 형성하기 위한 트렌치(trench)를 형성한다. 예를 들어, 반도체 기판의 상부에 포토 레지스트(Photo Resist)를 이용한 감광막 마스크를(미도시)를 형성하고, 감광막 마스크를 식각 마스크로 이용하여 반도체 기판을 반응성 이온 식각(RIE: Reactive Ion Etching) 공정에 의해 식각하여 트렌치를 형성할 수 있다.
이후, 트렌치의 내벽에 라이너 산화막을 얇게 형성한다. 상기 라이너 산화막의 상부에 트렌치를 갭-필(gap-fill)하면서 절연 물질을 채운다. 절연 물질을 반도체 기판의 표면이 노출될 때까지 화학적 기계적 연마(CMP: Chemical Mechanical Polishing) 공정에 의해 연마하여 소자 분리막을 형성한다. 이와 같은 소자 분리막 을 형성하는 공정은 일반적인 STI(Shallow Trench Isolation) 공정이다.
그러나 소자 분리막은 LOCOS(LOCal Oxidation of Silicon) 공정에 의해 형성될 수 있음은 물론이다.
이후 N형 게이트를 위한 주기율표상의 5가의 P형 불순물을 주입하여 P-well(210)을 형성한다.
이렇게 형성된 P-well(201)에 이온 주입 마스크를 이용하여 향후 게이트와의 전기적 연결을 위해 N형 저농도 이온 주입 영역(LDD: Lightly Doped Diffusion)(203,205)을 형성한다.
여기서, 도 1을 참조하면, 좌측에 형성된 N형 저농도 이온 주입 영역(LDD1)(205)는 소스 영역(204)과 연결되고, 우측에 형성된 N형 저농도 이온 주입 영역(LDD2)(203)는 드레인 영역(202)과 연결된다.
전술한 바와 같이, 종래 반도체 제조 공정에서는 게이트를 기준으로 소스 영역(204)과 드레인 영역(202)에 각각 형성되는 N형 저농도 이온 주입 영역(LDD1(205)과 LDD2(203))는 서로 대칭 구조였다.
그리고 그러한 대칭 구조에 따라 LDD2에서 게이트에 의한 전기장 영향을 받아 상술한 바와 같은 소자 신뢰도 문제가 발생하였다.
다만, 본 발명에서는 상기 소스 영역(204)과 드레인 영역(202)에 각각 형성되는 N형 저농도 이온 주입 영역(LDD1(205)과 LDD2(203))를 비대칭 구조로 형성하여 상기 종래 기술의 문제점을 해결한다.
여기서, 상기 LDD1(205)과 LDD2(203)는 서로 다른 크기로 형성되는바 특히, 게이트에 의한 전기장의 영향이 큰 LDD2(203)를 종래에 비해 더욱 크게 형성한다.
따라서, 도 1에 도시된 바와 같이, 게이트를 기준으로 할 때 소스 영역에서의 LDD1(205)에 비해 드레인 영역에서의 LDD2(203)가 더욱 크게 형성되어 비대칭 구조를 가짐을 알 수 있다.
이렇게 함으로써, LDD1(205)과 LDD2(203) 사이 즉, 채널은 종래 기술에 의할 때에 비해 그 길이가 짧아진 것을 알 수 있다. 즉, 그만큼 LDD2(203)와 게이트 사이에 오버랩 되는 영역이 커짐을 알 수 있다.
이는 결국 LDD2(203)에서 게이트에 의한 채널 커패시턴스의 영향을 줄일 수 있으며, 채널 저항이 개선되어 결국은 트랜지스터의 성능을 개선시키는 효과가 있다.
본 발명에서는 특히 LDD 영역을 형성함에 있어서, 종래 반도체 제조 공정과 달리 게이트를 형성하기 전에 미리 LDD 영역을 형성하는 것이 특징이다. 일반적으로는 게이트를 형성한 후에 소스 영역과 드레인 영역을 형성하기 위해 LDD 영역을 형성하던 공정 순서와는 차이가 있으며, 소스 영역과 드레인 영역에서의 LDD를 보다 간단하고 효율적으로 형성하기 위함이다.
상기와 같이, 소스 영역과 드레인 영역에 LDD 영역을 형성하고, 이를 경화(anneal)한다.
이렇게 LDD 영역에 대한 어닐 공정까지 수행하고 나면 이제 게이트 패턴(Gate pattern)을 형성하기 위한 공정에 들어간다.
즉, 반도체 기판상에 게이트 산화막을 형성하고, 폴리를 증착한 후에 감광막 패턴을 이용하여 게이트를 식각한다.
상기와 같이 게이트를 식각하여 게이트 패턴(206)이 형성된다.
게이트 패턴이 형성되면 이제 게이트 식각 클리닝(Gate Etch Cleaning) 공정을 통해 게이트 식각 과정에서의 레지듀(Residue) 즉, 불순물을 제거하고, 폴리 산화막(Poly Oxidation)을 형성한다.
이렇게 폴리 산화막을 형성한 후에 반도체 기판의 상부 전면에 캡 산화막(Cap Oxidation)을 형성한다.
상기 캡 산화막을 형성한 후에는 그 상부에 다시 측벽(sidewall)(207,208)을 증착하고, 식각(Etch)한다.
상기 측벽을 식각한 후에 상기 형성된 게이트 폴리와 전기적으로 연결되도록 소스 영역(204)과 드레인 영역(205)을 형성한다.
이상 전술한 도 1은 N형 게이트를 포함한 반도체 소자의 제조 방법에 대해 기술하였다.
다음으로, 도 2는 본 발명에 따른 P형 게이트를 포함한 반도체 소자 제조 방법의 일 예를 도시한 도면이다.
도 2는 전술한 도 1이 N형 게이트를 포함한 반도체 소자에 대한 제조 방법을 기술한 것에 반해, P형 게이트를 포함한 반도체 소자에 대한 제조 방법에 대한 것이다.
이하 도 2의 P형 게이트를 포함한 반도체 소자에 대한 제조 공정을 설명함에 있어서, 전술한 도 1의 내용과 중복되는 공정이나 부분에 대한 설명은 전술한 내용 을 원용하거나 간략하게 설명하고 여기서 상세한 설명은 생략한다.
반도체 기판상에 소자 분리막을 형성하고, 주기율표상의 3가의 N형 불순물을 주입하여 N-well을 형성한다.
이렇게 형성된 N-well 상에 P형의 게이트를 형성하기 전에 우선 전술한 바와 같이 이온 주입 마스크를 이용하여 P형 저농도 이온 주입 영역(PLDD)(403,405)를 형성한다.
이렇게 형성되는 P형 저농도 이온 주입 영역(PLDD)(403,405)은 향후 형성된 게이트와의 전기적 연결을 위해 소스 영역(404)과 드레인 영역(402)에 각각 형성된다(PLDD1, PLDD2).
또한, 상기 형성된 PLDD1(405)과 PLDD2(403)는 서로 비대칭적인 구조를 가진다. 즉, 소스 영역에 형성된 PLDD1(405)은 종래 기술에 의한 경우와 동일한 크기를 가지나, 드레인 영역에 형성된 PLDD2(403)는 상기 PLDD1(405)에 비해 큰 크기로 형성한다.
이는 전술한 바와 같이, 게이트 영역(406)과 드레인 영역(402) 사이에 오버랩 되는 PLDD2(403) 부분 중 일부에서 상기 게이트 영역(406)에 의한 전기장에 따른 영향을 최소화하기 위함이다.
또한, PLDD1(405)과 PLDD2(403) 사이의 간격은 해당 반도체 소자 내에서 채널의 역할을 하는 것으로, 채널의 길이는 채널 커패시턴스와 채널 저항에 영향을 미치고 이는 소자의 성능에도 영향을 준다.
따라서, PLDD1(405)과 PLDD2(403)의 크기는 상기와 같은 영향을 최소화하고 소자의 성능을 최대화할 수 있는 정도로 설계되어야 할 것이다.
이상 PLDD 영역이 형성된 후에는 전술한 N형 게이트에서와 같이, 반도체 기판상에 게이트 영역(406)을 형성하고, 이후에 상기 형성된 게이트 영역(406)과의 전기적 연결이 가능하도록 소스 영역(404)과 드레인 영역(402)을 형성한다.
이상 상술한 본 발명에 따른 반도체 소자 제조 방법에 의하면, 실질적으로 채널 길이(channel length)를 감소시키고, 그에 따라 Rc 저항을 개선하여 트랜지스터(transistor)의 성능을 개선시키며, 게이트 폴리(Gate poly)와 드레인(Drain) 사이에 오버랩(overlap) 영역을 넓게 하여 강한 전기장(electrical field)에 의한 채널 커패시턴스(channel capacitance)를 개선시키는 효과가 있다.
이러한 본 발명은 CMOS 뿐만 아니라 NMOS 등 MOS 소자 제조 방법에 널리 이용될 수 있다.
이상 본 발명은 본 발명의 정신 및 필수적 특징을 벗어나지 않는 범위에서 다른 특정한 형태로 구체화될 수 있음은 당업자에게 자명하다.
따라서, 상기의 상세한 설명은 모든 면에서 제한적으로 해석되어서는 아니되고 예시적인 것으로 고려되어야 한다.
본 발명의 범위는 첨부된 청구항의 합리적 해석에 의해 결정되어야 하고, 본 발명의 등가적 범위 내에서의 모든 변경은 본 발명의 범위에 포함된다.
도 1은 본 발명에 따른 형성된 반도체 소자의 일 실시 예를 도시한 도면, 그리고
도 2는 본 발명에 따른 P형 게이트를 포함한 반도체 소자 제조 방법의 일 예를 도시한 도면이다.

Claims (4)

  1. 반도체 기판상에 형성된 게이트 영역의 하부에 소스 영역과 드레인 영역을 형성하되,
    상기 형성되는 소스 영역의 저농도 이온 영역과 드레인 영역의 저농도 이온 영역은 상기 형성된 게이트 영역과 오버랩되는 영역의 크기가 서로 다른 비대칭 구조를 가진 반도체 소자.
  2. 제1항에 있어서,
    상기 드레인 영역의 저농도 이온 영역이 상기 소스 영역의 저농도 이온 영역에 비해 상기 형성된 게이트 영역과 오버랩되는 영역의 크기가 더 큰 반도체 소자.
  3. 반도체 기판상에 소자 분리막을 형성하는 단계;
    불순물을 주입하여 웰(well)을 형성하는 단계;
    비대칭 구조를 가진 저농도 이온 주입 영역들을 형성하는 단계;
    게이트 영역을 형성하는 단계; 및
    소스 영역과 드레인 영역을 형성하는 단계;를 포함하는 반도체 소자 제조 방법.
  4. 제3항에 있어서,
    상기 형성되는 저농도 이온 주입 영역들 중 드레인 영역에서 형성된 저농도 이온 주입 영역이 상기 소스 영역에서 형성된 저농도 이온 주입 영역에 비해 상기 게이트 영역과 오버랩되는 영역이 더 큰 반도체 소자 제조 방법.
KR1020090136017A 2009-12-31 2009-12-31 반도체 소자 및 그 제조 방법 KR20110079061A (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020090136017A KR20110079061A (ko) 2009-12-31 2009-12-31 반도체 소자 및 그 제조 방법

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020090136017A KR20110079061A (ko) 2009-12-31 2009-12-31 반도체 소자 및 그 제조 방법

Publications (1)

Publication Number Publication Date
KR20110079061A true KR20110079061A (ko) 2011-07-07

Family

ID=44918473

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020090136017A KR20110079061A (ko) 2009-12-31 2009-12-31 반도체 소자 및 그 제조 방법

Country Status (1)

Country Link
KR (1) KR20110079061A (ko)

Similar Documents

Publication Publication Date Title
US7981783B2 (en) Semiconductor device and method for fabricating the same
US9559091B2 (en) Method of manufacturing fin diode structure
US5712173A (en) Method of making semiconductor device with self-aligned insulator
KR100523310B1 (ko) 반도체 장치
US8183626B2 (en) High-voltage MOS devices having gates extending into recesses of substrates
CN107425057B (zh) 包括在衬底中设有栅极电极区的晶体管的半导体结构及其形成方法
US6262459B1 (en) High-voltage device and method for manufacturing high-voltage device
US20140199818A1 (en) Method for fabricating an esd protection device
US9196728B2 (en) LDMOS CHC reliability
TWI668731B (zh) 具有多個氮化層的半導體裝置結構及其形成方法
JP4501183B2 (ja) 半導体装置の製造方法
KR100922557B1 (ko) Ｃｍｏｓ 트랜지스터 및 그 제조 방법
US6958518B2 (en) Semiconductor device having at least one source/drain region formed on an isolation region and a method of manufacture therefor
US11715784B2 (en) Method for forming a high-voltage metal-oxide-semiconductor transistor device
CN113130646A (zh) 一种半导体器件及其制作方法
US7843012B2 (en) CMOS transistor
US7863144B2 (en) Semiconductor device and method for manufacturing the device
KR20100020688A (ko) Ｌｄｍｏｓ 반도체 소자와 그 제조 방법
KR100848242B1 (ko) 반도체 소자 및 반도체 소자의 제조 방법
US20120126334A1 (en) Breakdown voltage improvement with a floating substrate
KR20110079061A (ko) 반도체 소자 및 그 제조 방법
KR100466207B1 (ko) 반도체 소자의 제조 방법
JP2004221223A (ja) Ｍｉｓ型半導体装置及びその製造方法
KR100731092B1 (ko) 고전압 반도체소자 및 그 제조방법
US20230215914A1 (en) Semiconductor high-voltage device and manufacturing method thereof

Legal Events

Date Code Title Description
WITN Withdrawal due to no request for examination