KR100744067B1 - 반도체 소자 제조 방법 - Google Patents

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Abstract

본 발명은 반도체 제조 기술에 관한 것으로 특히, 반도체 소자 제조 공정 중, 리세스 게이트 형성시 혼이 형성되지 않는 리세스부를 형성하여 유효 채널 길이을 확보하는 반도체 소자의 제조 공정에 관한 것이다. 이를 위해 본 발명은, 기판에 STI 공정으로 소자분리막을 형성하는 단계, 상기 소자분리막 상에 평탄화 절연막을 형성하는 단계, 리세스 게이트 영역이 오픈된 마스크 패턴을 사용하여 상기 절연막과 상기 소자분리막의 에지 및 상기 기판을 식각하여 리세스부를 형성하는 단계 및 상기 리세스부에 게이트 패턴을 형성하는 단계는 단계를 포함하는 반도체 소자의 제조 방법.이 제공된다.
홀 타입 마스크 패턴, 소자분리막, 패드 산화막, 패드 질화막, SOG 방식

Description

반도체 소자 제조 방법{METHOD FOR FABRICATING SEMICONDUCTOR DEVICE}
도 1a 및 도 1b는 STI 공정을 통한 소자분리막 형성 공정을 나타낸 단면도.
도 2는 종래 기술에 따른 반도체 소자의 제조 공정중, 리세스부를 형성하기 위한 마스크 패턴을 나타낸 평면도.
도 3a 및 도 3b는 종래 기술에 따른 반도체 소자의 제조 공정중, 리세스부의 형성 공정을 나타낸 단면도.
도 4는 본 발명에 따른 반도체 소자의 제조 공정중, 리세스부를 형성하기 위한 마스크 패턴을 나타낸 평면도.
도 5a 및 도 5b는 본 발명에 따른 반도체 소자의 제조 공정중, 리세스부의 형성 공정을 나타낸 단면도.
* 도면의 주요부분에 대한 부호의 설명 *
501 : 반도체 기판 502 : 소자분리막
본 발명은 반도체 제조 기술에 관한 것으로 특히, 반도체 소자 제조 공정에 관한 것이다.
디램(DRAM) 등 반도체 장치가 고집적화됨에 따라 채널의 길이가 작아짐으로써 단채널 효과(short channel effect) 및 소스/드레인 펀치쓰루(punchthrough) 현상의 영향을 억제하기 어려워지게 되었다. 특히, 디자인 룰(design rule)이 점진적인 축소됨에 따라 이러한 단채널 효과 및 이온 주입량의 증가 등으로 인해 누설 전류(leakage current)가 증가하여, 디램의 리프레시 타임(refresh time) 확보가 어려워진다. 리세스 트랜지스터는 이러한 문제점을 해결하기 위해서 고안된 모스펫(MOSFET) 소자이다. 리세스 트랜지스터는 디바이스 축소에 따른 채널 길이의 감소를 극복하기 위하여, 트랜지스터의 채널이 될 영역에 리세스 채널 트렌치를 형성하여 채널 길이를 증가시킴으로써 충분한 채널 길이를 확보하는 구조의 반도체 소자이다.
도 1a 및 도 1b는 STI 공정을 통한 소자분리막 형성 공정을 나타낸 단면도이다.
STI 공정을 통한 소자분리막 형성 공정은 우선, 도 1a에 도시된 바와 같이, 반도체 기판(101) 상에 패드 산화막(102)과 패드 질화막(103)을 순차적으로 증착하여 패드층을 형성한다.
이어서, 상기 반도체 기판(101)의 소자분리영역 상의 상기 패드층을 식각하여 오픈하고, 상기 패드층을 식각 장벽으로 상기 반도체 기판(101)을 식각하여 리 세스부를 형성한다.
이때, 상기 소자분리영역 상의 상기 패드층을 식각할때, 상기 패드층의 에지부분이 둥글게 식각되는 결함이 발생한다.
이어서, 상기 트랜치에 CVD(Chemical Vapor Deposition) 방식의 HDP막을 매립하여 소자분리막(104)을 형성한다.
다음으로, 도 1b에 도시된 바와 같이, 상기 패드 산화막(102)과 패드 질화막(103)이 적층된 패드층을 제거한다.
이때, 상술한 바와 같이, 상기 패드층의 에지부분이 둥글게 식각되는 결함에 의하여, 상기 HDP막을 매립하여 소자분리막(104) 형성 시, 상기 소자분리막(104) 상부의 에지부분에 돌출부(A)가 발생하게 된다.
도 3a 및 도 3b는 종래 기술에 따른 반도체 소자의 제조 공정중, 리세스부의 형성 공정을 나타낸 단면도(도 2의 X-X'의 단면을 나타냄)이다.
종래 기술에 따른 리세스부의 형성 공정은 우선, 도 3a에 도시된 바와 같이, 반도체 기판(301)에 활성영역과 소자분리영역을 정의하는 소자분리막(302)을 형성한다.
이때, 상기 도 1a 및 도 1b에서 설명한 바와 같이 트렌치를 형성하기 위한 패드층 오픈시 상기 패드층 에지가 둥글게 식각되어, 후속 소자분리막(302) 매립시, 상기 소자분리막(302) 상부의 양에지에 돌출부가 형성된다.
이어서, 상기 도 2의 평면도와 같이, 라인 타입의 마스크 패턴을 형성한 후, 리세스부가 형성될 리세스 예정 영역을 식각한다.
다음으로, 도 3b에 도시된 바와 같이, 상기 리세스 예정 영역의 식각으로 인해 상기 기판이 식각되어 리세스부가 형성된 것을 확인할 수 있다.
이때, 상기 소자분리막(302) 양에지의 돌출부에 의해 상기 리세스부의 코너부분에 혼(B, Horn)이 형성된다.
상기 혼(B)은 후속 트랜지스터 형성 후, 채널 길이가 줄어들어 리프레쉬(Refresh) 타임을 열화시키는 문제점이 된다.
본 발명은 상기한 종래기술의 문제점을 해결하기 위해 제안된 것으로서, 리세스 게이트 형성시 혼이 형성되지 않는 리세스부를 형성하여 유효 채널 길이을 확보하는 반도체 소자의 제조 방법을 제공하는 것을 그 목적으로 한다.
상기의 목적을 달성하기 위한 본 발명의 일측면에 따르면, 기판에 STI 공정으로 소자분리막을 형성하는 단계, 상기 소자분리막 상에 평탄화 절연막을 형성하는 단계, 리세스 게이트 영역이 오픈된 마스크 패턴을 사용하여 상기 절연막과 상기 소자분리막의 에지 및 상기 기판을 식각하여 리세스부를 형성하는 단계 및 상기 리세스부에 게이트 패턴을 형성하는 단계는 단계를 포함하는 반도체 소자의 제조 방법.이 제공된다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부 도면을 참조하여 설명하기로 한다.
도 5a 및 도 5b는 본 발명에 따른 반도체 소자의 제조 공정중, 리세스부의 형성 공정을 나타낸 단면도(도 4의 Y-Y'의 단면을 나타냄)이다.
본 발명에 따른 리세스부의 형성 공정은 우선, 도 5a에 도시된 바와 같이, 반도체 기판(501)에 활성영역과 소자분리영역을 정의하는 소자분리막(502)을 형성한다.
이때, 상기 도 1a 및 도 1b에서 설명한 바와 같이 트렌치를 형성하기 위한 패드층 오픈시 상기 패드층 에지가 둥글게 식각되어, 후속 소자분리막(502) 매립시, 상기 소자분리막(502) 상부의 양에지에 돌출부가 형성된다.
또한, 상기 소자분리막(502)는 CVD(Chemical Vapor Deposition) 방식의 HDP막인 것이 바람직하다.
이어서, 상기 소자분리막(502)이 형성된 기판 상에 절연막(503)을 증착한다.
이때, 상기 절연막(503)은 SOG 방식으로 형성된 산화막으로써, 두께가 500~700Å인 것이 바람직하며,
상기 절연막(503)은 경화 공정을 더 포함하는 데, 상기 경화 공정을 포함할 경우 확산로 열처리 공정 또는 플라즈마 처리 공정을 수행하여 경화 시키는 것이 바람직하다.
이어서, 상기 도 4의 평면도와 같이, 리세스부만을 오픈하는 홀(Hole) 타입의 마스크 패턴(504)을 형성한다.
다음으로, 도 5b에 도시된 바와 같이, 상기 마스크 패턴(504)을 식각 장벽으 로 상기 절연막(503), 상기 소자분리막(502) 에지의 돌출부 및 상기 반도체 기판(501)을 식각하여 리세스부를 형성한다.
상기 리세스부의 형성을 위한 식각은 마이크로 웨이브 플라즈마(microwave plasma), RF(radio frequency) 플라즈마, ICP(inductively coupled plasma), 헤리콘 플라즈마(Helicon Plasma), TCP(transformer coupled plasma) 방식으로 형성하는 것이 바람직하며, 공정 조건은 200~4000W의 소스 전력, 0.1Torr~100Torr 압력 조건에서 30~300초 동안 수행하며, 소스 가스로는 Ar, Cl2 , N2 , O2 , CH4 , H2O, He, CH3F 및 NH3 중 어느 하나인 것이 바람직하다.
이어서, 상기 절연막(503)을 제거한다.
이어서, 상기 리세스부에 게이트 절연막, 게이트 전도막을 순차적으로 증착한 후, 선택적 식각하여 리세스 게이트 패턴을 형성한다.
즉, 본 발명에서는, 상기 소자분리막(502)의 양에지에 형성된 돌출부에 의해 상기 리세스부에 혼(B)이 형성되는 것을 방지하기 위하여 상기 소자분리막(502)인 HDP막과 식각 선택비가 비슷한 SOG 산화막을 상기 소자분리막(502) 상에 증착한 후, 상기 소자분리막 양에지의 돌출부를 식각한다.
이어서, 상기 돌출부를 식각한 후, 상기 반도체 기판(501)을 식각하여 리세스부를 형성한다.
따라서, 상기 리세스부에는 혼이 발생하지 않아서 유효 채널 길이를 확보할수 있다.
삭제
이상에서 설명한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.
이상에서 살펴본 바와 같이, 본 발명은 리세스부의 혼을 제거하여 유효 채널 길이를 확보한다.
상기 유효 채널 길이의 확보는 리프레쉬 타임의 개선 효과를 얻을 수 있다.

Claims (7)

  1. 기판에 STI 공정으로 소자분리막을 형성하는 단계;
    상기 소자분리막 상에 평탄화 절연막을 형성하는 단계;
    리세스 게이트 영역이 오픈된 마스크 패턴을 사용하여 상기 절연막과 상기 소자분리막의 에지 및 상기 기판을 식각하여 리세스부를 형성하는 단계; 및
    상기 리세스부에 게이트 패턴을 형성하는 단계는 단계
    를 포함하는 반도체 소자의 제조 방법.
  2. 제1항에 있어서,
    상기 절연막은 SOG 방식으로 형성된 산화막으로써, 두께가 500~700Å인 것을 특징으로 하는 반도체 소자의 제조 방법.
  3. 제1항 또는 제2항에 있어서,
    상기 절연막을 형성하는 단계는,
    상기 절연막을 증착하는 단계; 및
    증착된 상기 절연막을 경화하는 단계를 포함하며,
    상기 경화하는 단계는 확산로 열처리 공정 또는 플라즈마 처리 공정으로 수행되는 것을 특징으로 하는 반도체 소자의 제조 방법.
  4. 제1항에 있어서,
    상기 마스크 패턴은 상기 리세스부만을 오픈하는 홀 타입의 패턴인 것을 특징으로 하는 반도체 소자의 제조 방법.
  5. 제1항에 있어서,
    상기 리세스부의 형성을 위한 식각은,
    마이크로 웨이브 플라즈마(microwave plasma), RF(radio frequency) 플라즈마, ICP(inductively coupled plasma), 헤리콘 플라즈마(Helicon Plasma), TCP(transformer coupled plasma) 방식 중에서 어느 한 방식으로 형성하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  6. 제1항 또는 제5항에 있어서,
    상기 리세스부의 형성은 200~4000W의 소스 전력, 0.1Torr~100Torr 압력 조건에서 30~300초 동안 수행하며, 소스 가스로는 Ar, Cl2 , N2 , O2 , CH4 , H2O, He, CH3F 및 NH3 중 어느 하나인 공정 조건에서 수행하는것을 특징으로 하는 반도체 소자의 제조 방법.
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