DE10143997B4 - Verfahren zur Herstellung einer integrierten Halbleiterschaltung mit einem Isolationsgraben - Google Patents
Verfahren zur Herstellung einer integrierten Halbleiterschaltung mit einem Isolationsgraben Download PDFInfo
- Publication number
- DE10143997B4 DE10143997B4 DE10143997A DE10143997A DE10143997B4 DE 10143997 B4 DE10143997 B4 DE 10143997B4 DE 10143997 A DE10143997 A DE 10143997A DE 10143997 A DE10143997 A DE 10143997A DE 10143997 B4 DE10143997 B4 DE 10143997B4
- Authority
- DE
- Germany
- Prior art keywords
- insulating material
- deposited
- grown
- voids
- layer
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
- H01L21/76829—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing characterised by the formation of thin functional dielectric layers, e.g. dielectric etch-stop, barrier, capping or liner layers
- H01L21/76831—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing characterised by the formation of thin functional dielectric layers, e.g. dielectric etch-stop, barrier, capping or liner layers in via holes or trenches, e.g. non-conductive sidewall liners
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/76—Making of isolation regions between components
- H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
- H01L21/76224—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using trench refilling with dielectric materials
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76897—Formation of self-aligned vias or contact plugs, i.e. involving a lithographically uncritical step
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
- H01L21/7682—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing the dielectric comprising air gaps
Abstract
Verfahren
zur Herstellung einer integrierten Halbleiterschaltung, das die
folgende Reihenfolge von Schritten aufweist:
a) Bereitstellen eines Halbleitersubstrats (1),
b) Ausbilden einer Vertiefung (3),
c) Abscheiden eines ersten elektrisch isolierenden Materials (14), wodurch die Vertiefung (3) gefüllt wird,
d) teilweises Entfernen des ersten isolierenden Materials (14) und
e) Aufbringen eines elektrisch leitfähigen Materials (15),
dadurch gekennzeichnet, dass
– zwischen den Schritten a) und b) eine Ätzstoppschicht (11) abgeschieden wird,
– in Schritt d) das erste isolierende Material (14) durch einen chemisch-mechanischen Poliervorgang (21) bis zur Oberseite der Ätzstoppschicht (11) zurückpoliert wird und
– vor dem Aufbringen des leitfähigen Materials (15) eine Schicht (6) zum Verschließen von Lunkern (9) erzeugt wird, indem auf die Oberfläche (7) des verbleibenden, nicht entfernten ersten isolierenden Materials (14) ein zweites elektrisch isolierendes Material (16) aufgewachsen wird.
a) Bereitstellen eines Halbleitersubstrats (1),
b) Ausbilden einer Vertiefung (3),
c) Abscheiden eines ersten elektrisch isolierenden Materials (14), wodurch die Vertiefung (3) gefüllt wird,
d) teilweises Entfernen des ersten isolierenden Materials (14) und
e) Aufbringen eines elektrisch leitfähigen Materials (15),
dadurch gekennzeichnet, dass
– zwischen den Schritten a) und b) eine Ätzstoppschicht (11) abgeschieden wird,
– in Schritt d) das erste isolierende Material (14) durch einen chemisch-mechanischen Poliervorgang (21) bis zur Oberseite der Ätzstoppschicht (11) zurückpoliert wird und
– vor dem Aufbringen des leitfähigen Materials (15) eine Schicht (6) zum Verschließen von Lunkern (9) erzeugt wird, indem auf die Oberfläche (7) des verbleibenden, nicht entfernten ersten isolierenden Materials (14) ein zweites elektrisch isolierendes Material (16) aufgewachsen wird.
Description
- Die Erfindung betrifft ein Verfahren zur Herstellung einer integrierten Halbleiterschaltung, das die folgende Reihenfolge von Schritten aufweist:
- a) Bereitstellen eines Halbleitersubstrats,
- b) Ausbilden einer Vertiefung,
- c) Abscheiden eines ersten elektrisch isolierenden Materials, wodurch die Vertiefung gefüllt wird,
- d) teilweises Entfernen des ersten isolierenden Materials und
- e) Aufbringen eines elektrisch leitfähigen Materials.
- Ein solches Verfahren ist beispielsweise aus
US 5,960,300 bekannt, wobei das leitfähige Material unmittelbar auf ein elektrisch isolierendes Material einer Grabenfüllung aufgebracht wird. - Ein solches Verfahren wird in der Halbleiterfertigung eingesetzt, wenn Isolationsgräben (shallow trenches) in einem Halbleitersubstrat gefertigt werden. In diesem Fall wird eine Vertiefung, nämlich eine Grabenöffnung mit einem elektrisch isolierenden Material gefüllt. Das Auffüllen der Vertiefungen geschieht in der Weise, daß ein Material, beispielsweise mit Bor und/oder Phosphor dotiertes Siliziumoxid, ganzflächig auf das Halbleitersubstrat abgeschieden wird.
- Das abgeschiedene isolierende Material ist nicht überall erwünscht und muß daher teilweise wieder entfernt werden. So ist bei der Fertigung eines Isolationsgrabens das isolierende Material nach einem Abscheidevorgang auch außerhalb der Grabenöffnung auf den übrigen Halbleiterstrukturen vorhanden und muß dort wieder entfernt werden, wozu in der Regel ein chemisch-mechanischer Poliervorgang durchgeführt wird. Bei der Bedeckung von Wortleitungen, d. h. Gate-Strukturen ist die ganzflächige Bedeckung des Halbleitersubstrats mit dem isolierenden Material zwar durchaus erwünscht, da die Gate-Strukturen auch nach oben hin isoliert werden sollen. Jedoch müssen in die abgeschiedene isolierende Schicht Kontaktlöcher zum Kontaktieren des Halbleitersubstrats geätzt werden, so daß auch hier das isolierende Material teilweise wieder entfernt wird.
- Der Ätzvorgang, durch den das isolierende Materials teilweise entfernt wird, stößt stets in das Innere des ersten isolierenden Materials vor. Dabei können Hohlräume, die sich im Innern des isolierenden Materials befinden, zu Problemen führen, wenn ein elektrisch leitfähiges Material, das auf das teilweise geätzte isolierende Material abgeschieden wird, in diese Hohlräume eindringt und im fertigen Halbleiterprodukt Kurzschlüsse verursacht.
- Hohlräume entstehen vor allem beim Füllen von schmalen, aber tiefen Gräben. Überschreitet da Aspektverhältnis einer Vertiefung, d. h. das Verhältnis von Tiefe zu Breite der Vertiefung, einen gewissen Wert, so entstehen bei dem Auffüllen der Vertiefung Hohlräume, sogenannte Lunker, die durch nachträglich aufgebrachte leitfähige Materialien, insbesondere Metalle gefüllt werden und häufig Kurzschlüsse verursachen. Zwar wird durch eine Temperung, die üblicherweise bei Temperaturen zwischen 700 und 900°C vorgenommen wird, unterstützt durch eine Beimengung von Dotierstoffen wie Bor und Phosphor zu dem isolierenden Material, eine Verflüssigung des Füllmaterials (in der Regel ein Silikatglas) erreicht, wodurch das Füllmaterial in die Lunker nachfließt. Jedoch werden dadurch nicht alle Lunker zuverlässig beseitigt, so daß die Gefahr von Kurzschlüssen weiterhin besteht.
- Die derzeitigen Bemühungen, durch Lunker verursachte Kurzschlüsse zu beheben, gehen dahin, den Abscheidungsprozeß zum Füllen der Vertiefungen und/oder die thermische Nachbehand lung des Füllmaterials weiterzuentwickeln, um Lunker entweder nicht entstehen zu lassen oder zumindest nachträglich wieder zu entfernen.
- Derartige thermische Behandlungen (anneals) können Lunker insbesondere in Vertiefungen mit großem Aspektverhältnis nicht vollständig beseitigen. Die Grenze von lunkerfrei auffüllbaren Gräben liegt bei shallow-trench-Isolationen bei einem Aspektverhältnis von 3:1, bei einem Pre-metal-Dielektrikum, das auf Gate-Strukturen abgeschieden wird und dabei auch die Zwischenräume zwischen benachbarten Gate-Strukturen füllen muß, bei 5:1 und bei Dielektrikum einer Metallisierungsebene bei 2:1. Bei tieferen Gräben ist ein lunkerfreies Auffüllen mit herkömmlichen Techniken nicht gewährleistet.
- Es ist die Aufgabe der vorliegenden Erfindung, ein Verfahren bereitzustellen, mit dem die Ausbildung von Kurzschlüssen infolge lunkerhaltiger Füllungen von Isolationsgräben vermieden wird.
- Diese Aufgabe wird bei dem eingangs genannten Verfahren dadurch gelöst, daß
- – zwischen den Schritten a) und b) eine Ätzstoppschicht abgeschieden wird,
- – in Schritt d) das erste isolierende Material durch einen chemisch-mechanischen Poliervorgang bis zur Oberseite der Ätzstoppschicht zurückpoliert wird und
- – vor dem Aufbringen des leitfähigen Materials eine Schicht zum Verschließen von Lunkern erzeugt wird, indem auf die Oberfläche des verbleibenden, nicht entfernten ersten isolierenden Materials ein zweites elektrisch isolierendes Material aufgewachsen wird.
- Erfindungsgemäß wird auf das erste elektrisch isolierende Material, mit dem die Vertiefung gefüllt ist, ein zweites elektrisch isolierendes Material aufgewachsen. Durch diesen Prozeßschritt wird das zweite elektrisch isolierende Material zum einem auf die Oberfläche des ersten isolierenden Materials aufgewachsen. Zum anderen wird jedoch, sofern die Oberfläche des ersten isolierenden Materials Lunker aufweist, die sich bis zu dieser Oberfläche erstrecken, das zweite elektrisch isolierende Material auch in die Lunker hinein gewachsen, wobei die Lunker zumindest oberflächlich verschlossen werden. Die aus dem zweiten isolierenden Material gebildete Deckschicht bedeckt somit nicht nur die Oberfläche des ersten isolierenden Materials (des Füllmaterials), sondern verschließt auch in das Grabeninnere führende Hohlräume, indem diese von ihrer Wandung aus nach innen zuwachsen. Durch diese „Versiegelung" der Oberfläche des ersten isolierenden Materials wird verhindert, daß bei einer nachfolgenden Abscheidung eines leitfähigen Materials Lunker gefüllt werden und Kurzschlüsse entstehen können.
- Erfindungsgemäß wird – abweichend von den herkömmlichen Bemühungen, Lunker in jedem Fall zu vermeiden oder zu beseitigen – die Anwesenheit etwaiger Lunker als gegeben oder zumindest als wahrscheinlich in Kauf genommen. An die Stelle der herkömmlichen Optimierung des Abscheidevorgangs und/oder der thermischen Nachbehandlung tritt erfindungsgemäß die durch das Aufwachsen einer zweiten isolierenden Schicht erreichte Versiegelung der Oberfläche des verbleibenden ersten isolierenden Materials. Diese Abscheidung einer zusätzlichen, die Lunker verschließenden isolierenden Schicht kann auch zusätzlich zu den herkömmlichen Techniken als Vorsichtsmaßnahme eingesetzt werden. Bei dem erfindungsgemäßen Verfahren wird ausgenutzt, daß Lunker nicht schon an sich schädlich sind, sondern nur dann, wenn sie mit einem elektrischen Leiter, beispielsweise mit einem Metall gefüllt werden, was bei herkömmlichen Verfahren regelmäßig geschieht. Die Erfindung verhindert im Gegensatz zu herkömmlichen Verfahren jedoch nicht die Ausbildung bzw. Präsenz von Lunkern vor dem Abscheiden eines Metalls, sondern lediglich das Eindringen in vorhandene Lunker. Dadurch jedoch können tiefere Gräben als herkömmlich für die Fertigung integrierter Halbleiterschaltungen verwendet werden, ohne daß die Gefahr von Kurzschlüssen entsteht.
- Die Schicht des zweiten elektrisch isolierenden Materials braucht nur so dünn aufgetragen zu werden, daß etwaige Lunker an der Oberfläche des ersten isolierenden Materials von ihrer Wandung her nach innen zuwachsen. Daher reicht eine geringe Schichtdicke des zweiten isolierenden Materials aus, um die Füllung der Vertiefung an ihrer Oberfläche zu versiegeln. Eine Schichtdicke der zweiten isolierenden Schicht in der Größe des halben Durchmessers der Lunker -sicherheitshalber mit einer zwei bis viermal größeren Schichtdicke – ist ausreichend, um die Lunker zuverlässig zu verschließen. Bei dieser geringen Schichtdicke beeinträchtigt die Schicht des zweiten isolierenden Materials nicht die Planarität der Halbleiterstruktur und braucht daher auch nicht teilweise wieder entfernt zu werden.
- Sofern im Innern des abgeschiedenen ersten isolierenden Materials Lunker ausgebildet sind, die bei dem teilweisen Entfernen des ersten isolierenden Materials in Schritt d) geöffnet werden, ist vorgesehen, daß diese Lunker durch das Aufwachsen des zweiten isolierenden Materials verschlossen werden. Dadurch können die Lunker nicht mehr mit dem leitfähigen Material gefüllt werden und sind somit unschädlich.
- Erfindungsgemäß ist ferner vorgesehen, daß zwischen den Schritten a) und b) eine Ätzstoppschicht abgeschieden wird und daß in Schritt d) das erste isolierende Material durch einen chemisch-mechanischen Poliervorgang bis zur Oberseite der Ätzstoppschicht zurückpoliert wird. Das ganzflächig, d. h. auch außerhalb der Grabenöffnung für die shallow-trench-Isolation auf die übrige Oberfläche der Halbleiterstruktur abgeschiedene isolierende Material wird meist durch einen CMP-Schritt (chemical-mechanical polishing) rückgeätzt, bis seitlich außerhalb der Vertiefungen die ursprüngliche Halbleiterstruktur wieder hervortritt. Damit die Rückätzung genau auf der ursprünglichen Substratoberfläche beendet wird, wird vor dem Abscheiden des ersten isolierenden Materials die Ätzstoppschicht aufgebracht. Die Vertiefung wird durch diese Schicht hindurch geätzt und erstreckt sich noch tiefer in das Substrat hinein.
- Eine bevorzugte Ausführungsart sieht vor, daß als Vertiefung in Schritt b) ein Graben für eine shallow-trench-Isolation in das Halbleitersubstrat geätzt wird. Shallow-trench-Isolationen dienen dazu, nebeneinander auf der Substratoberfläche anzuordnende Transistoren oder andere Bauelemente elektrisch gegeneinander zu isolieren. Die Gräben werden mit einem isolierenden Material gefüllt, wobei sich Lunker ausbilden können. Wird das zwangsläufig ganzflächig abgeschiedene erste isolierende Material außerhalb des Grabens für die shallow-trench-Isolation entfernt, können Lunker geöffnet werden. Da auf dem Halbleitersubstrat in einem späteren Verfahrensstadium Wortleitungen ausgebildet werden, die über die Substratoberfläche verlaufend zu Gate-Elektroden von Transistoren führen, überqueren diese zwangsläufig stellenweise die im Halbleitersubstrat befindlichen Grabenisolationen. Zwei zueinander benachbarte, über ein und denselben Isolationsgraben verlaufende Wortleitungen können durch in der Grabenisolation vorhandene Lunker, die beim Abscheiden der untersten leitfähigen Schicht (in der Regel Polysilizium) der Wortleitung gefüllt wurden, kurzgeschlossen werden. Durch das erfindungsgemäße Verfahren werden die Oberseiten der Grabenfüllungen versiegelt und die Lunker verschlossen.
- Als erstes isolierendes Material wird vorzugsweise mit Bor und/oder Phosphor dotiertes Silikatglas abgeschieden. Die Dotierungen fördern ein Verfließen des Glases bei niedrigeren Temperaturen als ohne Dotierung und erleichtern dadurch das Austreiben von Lunkern bei einer thermischen Ausheilung.
- Vorzugsweise wird das zweite isolierende Material durch einen selektiven Aufwachsprozeß aufgewachsen. Insbesondere kann Si liziumoxid als zweites isolierendes Material aufgewachsen werden. Eine besonders bevorzugte Ausführungsart Verfahrens sieht vor, daß das Siliziumoxid mit Hilfe eines SELOX-Prozesses, der ein Wachstum auf oxidhaltigen Oberflächen fördert und ein Wachstum auf nitridhaltigen, oxidnitridhaltigen oder metallischen Oberflächen hemmt, auf das erste isolierende Material aufgewachsen wird. Der SELOX-Prozeß ist als solcher bekannt und wird herkömmlich nur zum Einbringen ganzer Füllungen in Vertiefungen eingesetzt. Er gewährleistet ein schnelles Wachstum auf Oxiden (insbesondere Siliziumoxid oder, sofern Bor- und/oder Phosphordotierungen eingebracht sind, auf BSG, PSG oder BPSG) und eine hohe Selektivität gegenüber anderen Materialien. Bei der obigen Ausführungsart wird der SELOX-Prozeß dazu eingesetzt, lediglich die Oberfläche einer Füllung mit einer Schicht aus einem anderen Material zu bedecken und dadurch zu versiegeln. Durch die Abscheidung von Siliziumoxid mit Hilfe des SELOX-Prozesses mit einer nur sehr geringen Schichtdicke bleibt die Topographie der Oberfläche der Halbleiterstruktur in erhalten. Bei der Herstellung von shallow-trench-Isolationen führt das erfindungsgemäße Verfahren somit zu einem selektiven Wachstum des zweiten isolierenden Materials auf dem ersten, wodurch Bereiche der Halbleiterstruktur außerhalb der Grabenfüllung nicht mit dem zweiten isolierenden Material bedeckt werden. Bei einem SELOX-Prozeß, mit dem Siliziumoxid abgeschieden wird, erfolgt diese Abscheidung insbesondere selektiv zu Nitridschichten, etwa Siliziumnitrid oder Titannitrid.
- Schließlich ist vorgesehen, daß das zweite isolierende Material durch eine Temperung thermisch verdichtet wird. Das mit nur geringer Schichtdicke abgeschiedene zweite elektrisch isolierende Material kann dadurch die bedeckten Flächen noch wirksamer vor einem Eindringen in bedeckte Lunkeröffnungen schützen.
- Die Erfindung wird nachstehend anhand der Figuren beschrieben. Es zeigen:
- Die
1A bis1E ein erfindungsgemäßes Verfahren anhand eines shallow-trench-Grabens. - Zur Herstellung der in
1A dargestellten Struktur wird ein Halbleitersubstrat1 mit einer dünnen Oxidschicht und/oder Padnitridschicht11 versehen, wobei die Padnitridschicht in einem späteren Verfahrensschritt als Polierstoppschicht dient. Anschließend wird eine Grabenöffnung3 für einen shallow trench geätzt, wodurch die in1A dargestellte Halbleiterstruktur entsteht. Bei der Füllung tiefer Gräben mit großem Aspektverhältnis können sich beim Abscheiden der als Grabenfüllung4 dienenden Schicht, die in der Regel aus einem isolierenden Material14 besteht, Hohlräume, sog. Lunker9 im Innern der Grabenfüllung ausbilden, die meist in der Mitte des Querschnitts der Grabenfüllung angeordnet sind, wie in1B dargestellt. Diese Lunker9 können auch durch eine Verflüssigung des isolierenden Materials14 bei hohen Temperaturen nicht ganz beseitigt werden. Wird die zunächst auf der gesamten Substratoberfläche abgeschiedene Schicht4 oberflächlich durch einen chemisch-mechanischen Poliervorgang entfernt, wie in1C abgebildet, indem ein Polierpad20 die Schicht aus dem ersten elektrisch isolierenden Material14 bis zur Padnitridschicht11 zurückschleift, so werden einige dieser Lunker9 geöffnet. Da diese Lunker9 sich oft über größere Distanzen eines Grabens erstrecken, können sie zu Kurzschlüssen führen, wenn beispielsweise auf die in1C dargestellte Struktur ein leitfähiges Material15 abgeschieden wird und dieses an der Oberfläche offenliegende Lunker füllt. - Alle herkömmlichen Bemühungen gehen dahin, die Ausbildung von Lunkern entweder von vornherein auszuschließen oder diese vor der Abscheidung des leitfähigen Materials wieder zu beseitigen. Dies gelingt jedoch nur unvollständig.
- Erfindungsgemäß wird, wie in
1D dargestellt, ein zweites elektrisch isolierendes Material1b auf das erste elektrisch isolierende Material14 aufgewachsen, wodurch auf dem ersten isolierenden Material14 eine neue, in jedem Fall lunkerfreie Oberfläche gebildet wird. Das zweite isolierende Material16 bedeckt die Oberfläche des ersten isolierenden Materials14 und auch in diese Oberfläche mündende, aufpolierte Lunker9 . Diese werden durch das zweite elektrisch isolierende Material verschlossen und können daher nicht mehr mit dem leitfähigen Material gefüllt werden. - Die Abscheidung des zweiten elektrisch isolierenden Materials
16 erfolgt vorzugsweise selektiv. So wird in1D kein Material16 auf die Padnitridschicht11 aufgewachsen. Dadurch ist ein weiterer Planarisierungsvorgang, durch den zunächst verschlossene Lunker wieder geöffnet würden, nicht erforderlich. Als erstes elektrisch isolierendes Material14 wird vorzugsweise BPSG verwandt, welches aufgrund seiner Dotierungen leichter verflüssigt werden kann, um vorhandene Lunker zumindest zumindest teilweise auszutreiben. Als zweites Material wird vorzugsweise Siliziumoxid aufgewachsen. - Das zweite Material
16 , das auf das erste isolierende Material14 aufgewachsen wird, kann durch einen anschließenden Temperungsschritt T thermisch verdichtet werden kann, um eine noch bessere Versiegelung der Oberfläche der Grabenfüllung4 aus dem ersten elektrisch isolierenden Material14 zu erreichen. - Mit dem in den
1A bis1E dargestellten Verfahren können shallow-trench-Gräben3 , die zur elektrischen Isolation benachbarter Halbleiterstrukturen auf der Substratoberfläche dienen, gefertigt werden. - Auf die mit dem nach dem erfindungsgemäßen Verfahren aufgewachsenem zweiten elektrisch isolierenden Material
16 bedeckte Halbleiterstruktur wird schließlich ein elektrisch leitfä higes Material15 abgeschieden, wie in1E dargestellt. Dabei verhindert die durch das zweite elektrisch isolierende Material16 gebildete neue, lunkerfreie Oberfläche ein Eindringen des leitfähigen Materials15 in aufpolierte Lunker9 im ersten isolierenden Material14 . - Das selektive Aufwachsen des zweiten isolierenden Materials
16 geschieht vorzugsweise mit Hilfe eines SELOX-Prozesses, eines selektiven Siliziumoxid-Abscheidungsprozesses, mit dem Siliziumoxid auf siliziumoxidhaltigen Untergrundschichten selektiv zu beispielsweise Siliziumnitrid, Titannitrid oder Metallen abgeschieden werden kann. Der SELOX-Prozeß eignet sich insbesondere zur Abscheidung auf BPSG, d. h. dotiertem Siliziumoxid. Auf Nitridschichten hingegen wird das zweite isolierende Material16 , d. h. Siliziumoxid praktisch nicht abgeschieden. - Der SELOX-Prozeß ist als solcher bekannt und wird in einer SACVD-Kammer (sub-atmospheric chemical vapour deposition) bei 20 bis 760 Torr durchgeführt. Bei Temperaturen zwischen 400 und 600°C wird ein Gasgemisch von Ozon und TEOS (Tetraäthylenorthosilikat) mit einem Mischungsverhältnis von mindestens 5:1 abgeschieden. Der Abscheidungsprozeß ist isotrop und führt zu einer konformen Abscheidung. Erfindungsgemäß wird der SELOX-Prozeß zur lediglich äußeren Bedeckung einer bereits eingebrachten Grabenfüllung verwendet. Das erzeugte SELOX-Oxid kann durch eine anschließende thermische Behandlung verdichtet werden.
- Zum Aufbringen des ersten isolierenden Materials
14 – in der Regel BPSG – eignet sich besonders ein HDP-CVD-Abscheidungsprozeß (high density plasma-CVD), der bei Atmosphärendrücken zwischen 1 und 10 mTorr und einer Plasmadichte von ca 1011 Elektronen/cm3 durchgeführt wird. - Ferner können derzeit übliche Abscheideverfahren wie APCVD (atmospheric Pressure), SACVD (sub-atmospheric Pressure), PECVD (plasma enhanced CVD) verwendet werden, wobei aufgrund des erfindungsgemäßen Versiegelns abgeschiedener und rückgeätzter Schichten auch solche Abscheideverfahren zur Abscheidung des ersten elektrisch isolierenden Materials, die tendenziell eher zur Ausbildung von Lunkern führen, vielseitiger eingesetzt werden können, da durch die erfindungsgemäße Versiegelung aufpolierter Lunker Kurzschlüsse ausgeschlossen werden.
Claims (8)
- Verfahren zur Herstellung einer integrierten Halbleiterschaltung, das die folgende Reihenfolge von Schritten aufweist: a) Bereitstellen eines Halbleitersubstrats (
1 ), b) Ausbilden einer Vertiefung (3 ), c) Abscheiden eines ersten elektrisch isolierenden Materials (14 ), wodurch die Vertiefung (3 ) gefüllt wird, d) teilweises Entfernen des ersten isolierenden Materials (14 ) und e) Aufbringen eines elektrisch leitfähigen Materials (15 ), dadurch gekennzeichnet, dass – zwischen den Schritten a) und b) eine Ätzstoppschicht (11 ) abgeschieden wird, – in Schritt d) das erste isolierende Material (14 ) durch einen chemisch-mechanischen Poliervorgang (21 ) bis zur Oberseite der Ätzstoppschicht (11 ) zurückpoliert wird und – vor dem Aufbringen des leitfähigen Materials (15 ) eine Schicht (6 ) zum Verschließen von Lunkern (9 ) erzeugt wird, indem auf die Oberfläche (7 ) des verbleibenden, nicht entfernten ersten isolierenden Materials (14 ) ein zweites elektrisch isolierendes Material (16 ) aufgewachsen wird. - Verfahren nach Anspruch 1, dadurch gekennzeichnet, dass als Vertiefung in Schritt b) ein Graben (
3 ) für eine shallowtrench-Isolation in das Halbleitersubstrat (1 ) geätzt wird. - Verfahren nach Anspruch 1 oder 2, dadurch gekennzeichnet, dass Lunker (
9 ), die im Innern des abgeschiedenen ersten isolierenden Materials (14 ) ausgebildet sind und in Schritt d) geöffnet werden, durch das Aufwachsen des zweiten isolierenden Materials (16 ) verschlossen werden. - Verfahren nach einem der Ansprüche 1 bis 3, dadurch gekennzeichnet, dass als erstes isolierendes Material (
14 ) mit Bor und/oder Phosphor dotiertes Silikatglas abgeschieden wird. - Verfahren nach einem der Ansprüche 1 bis 4, dadurch gekennzeichnet, dass daß das zweite isolierende Material (
16 ) durch einen selektiven Aufwachsprozeß aufgewachsen wird. - Verfahren nach einem der Ansprüche 1 bis 5, dadurch gekennzeichnet, dass als zweites isolierendes Material (
16 ) Siliziumoxid aufgewachsen wird. - Verfahren nach Anspruch 6, dadurch gekennzeichnet, dass Siliziumoxid (
16 ) mit Hilfe eines SELOX-Prozesses, der ein Wachstum auf oxidhaltigen Oberflächen fördert und ein Wachstum auf nitridhaltigen (11), oxinitridhaltigen oder metallischen Oberflächen hemmt, auf das erste isolierende Material (14 ) aufgewachsen wird. - Verfahren nach einem der Ansprüche 1 bis 7, dadurch gekennzeichnet, dass das zweite isolierende Material (
16 ) durch eine Temperung thermisch verdichtet wird.
Priority Applications (3)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
DE10143997A DE10143997B4 (de) | 2001-09-07 | 2001-09-07 | Verfahren zur Herstellung einer integrierten Halbleiterschaltung mit einem Isolationsgraben |
DE10164950A DE10164950B4 (de) | 2001-09-07 | 2001-09-07 | Verfahren zur Herstellung einer integrierten Halbleiterschaltung |
US10/237,543 US7078313B2 (en) | 2001-09-07 | 2002-09-09 | Method for fabricating an integrated semiconductor circuit to prevent formation of voids |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
DE10143997A DE10143997B4 (de) | 2001-09-07 | 2001-09-07 | Verfahren zur Herstellung einer integrierten Halbleiterschaltung mit einem Isolationsgraben |
Publications (2)
Publication Number | Publication Date |
---|---|
DE10143997A1 DE10143997A1 (de) | 2003-03-27 |
DE10143997B4 true DE10143997B4 (de) | 2006-12-14 |
Family
ID=7698122
Family Applications (2)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
DE10143997A Expired - Fee Related DE10143997B4 (de) | 2001-09-07 | 2001-09-07 | Verfahren zur Herstellung einer integrierten Halbleiterschaltung mit einem Isolationsgraben |
DE10164950A Expired - Fee Related DE10164950B4 (de) | 2001-09-07 | 2001-09-07 | Verfahren zur Herstellung einer integrierten Halbleiterschaltung |
Family Applications After (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
DE10164950A Expired - Fee Related DE10164950B4 (de) | 2001-09-07 | 2001-09-07 | Verfahren zur Herstellung einer integrierten Halbleiterschaltung |
Country Status (2)
Country | Link |
---|---|
US (1) | US7078313B2 (de) |
DE (2) | DE10143997B4 (de) |
Families Citing this family (10)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6959384B1 (en) * | 1999-12-14 | 2005-10-25 | Intertrust Technologies Corporation | Systems and methods for authenticating and protecting the integrity of data streams and other data |
JP2005142481A (ja) * | 2003-11-10 | 2005-06-02 | Nec Electronics Corp | 半導体装置の製造方法 |
DE102004042459B3 (de) * | 2004-08-31 | 2006-02-09 | Infineon Technologies Ag | Verfahren zur Herstellung einer Grabenisolationsstruktur mit hohem Aspektverhältnis |
KR100697292B1 (ko) * | 2005-10-04 | 2007-03-20 | 삼성전자주식회사 | 반도체 장치 및 그 형성 방법 |
US7416986B2 (en) * | 2006-09-05 | 2008-08-26 | International Business Machines Corporation | Test structure and method for detecting via contact shorting in shallow trench isolation regions |
US7648921B2 (en) * | 2006-09-22 | 2010-01-19 | Macronix International Co., Ltd. | Method of forming dielectric layer |
US20100059808A1 (en) * | 2008-09-10 | 2010-03-11 | Wei Zheng | Nonvolatile memories with charge trapping dielectric modified at the edges |
DE102010029525B4 (de) * | 2010-05-31 | 2014-12-18 | Globalfoundries Dresden Module One Limited Liability Company & Co. Kg | Halbleiterbauelement mit einem vergrabenen Kondensator, der in der Kontaktebene ausgebildet ist, und Verfahren zur Herstellung des Halbleiterbauelements |
KR101950349B1 (ko) * | 2012-12-26 | 2019-02-20 | 에스케이하이닉스 주식회사 | 보이드 프리 폴리실리콘 갭필 방법 및 그를 이용한 반도체장치 제조 방법 |
US10515896B2 (en) | 2017-08-31 | 2019-12-24 | Taiwan Semiconductor Manufacturing Co., Ltd. | Interconnect structure for semiconductor device and methods of fabrication thereof |
Citations (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5240875A (en) * | 1992-08-12 | 1993-08-31 | North American Philips Corporation | Selective oxidation of silicon trench sidewall |
US5960300A (en) * | 1994-12-20 | 1999-09-28 | Matsushita Electric Industrial Co., Ltd. | Method of manufacturing semiconductor device |
US6057209A (en) * | 1997-07-10 | 2000-05-02 | Advanced Micro Devices, Inc. | Semiconductor device having a nitrogen bearing isolation region |
US6118167A (en) * | 1997-11-13 | 2000-09-12 | National Semiconductor Corporation | Polysilicon coated nitride-lined shallow trench |
Family Cites Families (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6100205A (en) * | 1997-04-02 | 2000-08-08 | United Microelectronics Corp. | Intermetal dielectric layer formation with low dielectric constant using high density plasma chemical vapor deposition process |
US6136687A (en) * | 1997-11-26 | 2000-10-24 | Integrated Device Technology, Inc. | Method of forming air gaps for reducing interconnect capacitance |
US6015759A (en) * | 1997-12-08 | 2000-01-18 | Quester Technology, Inc. | Surface modification of semiconductors using electromagnetic radiation |
US6541401B1 (en) * | 2000-07-31 | 2003-04-01 | Applied Materials, Inc. | Wafer pretreatment to decrease rate of silicon dioxide deposition on silicon nitride compared to silicon substrate |
-
2001
- 2001-09-07 DE DE10143997A patent/DE10143997B4/de not_active Expired - Fee Related
- 2001-09-07 DE DE10164950A patent/DE10164950B4/de not_active Expired - Fee Related
-
2002
- 2002-09-09 US US10/237,543 patent/US7078313B2/en not_active Expired - Fee Related
Patent Citations (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5240875A (en) * | 1992-08-12 | 1993-08-31 | North American Philips Corporation | Selective oxidation of silicon trench sidewall |
US5960300A (en) * | 1994-12-20 | 1999-09-28 | Matsushita Electric Industrial Co., Ltd. | Method of manufacturing semiconductor device |
US6057209A (en) * | 1997-07-10 | 2000-05-02 | Advanced Micro Devices, Inc. | Semiconductor device having a nitrogen bearing isolation region |
US6118167A (en) * | 1997-11-13 | 2000-09-12 | National Semiconductor Corporation | Polysilicon coated nitride-lined shallow trench |
Also Published As
Publication number | Publication date |
---|---|
US7078313B2 (en) | 2006-07-18 |
DE10143997A1 (de) | 2003-03-27 |
US20030054630A1 (en) | 2003-03-20 |
DE10164950B4 (de) | 2010-01-28 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
DE102017110441B3 (de) | Verfahren zur Herstellung eines Kontaktsteckers mit niedrigem Widerstand | |
DE10050357B4 (de) | Graben-Isolierstruktur, eine damit ausgestattete Halbleitervorrichtung und Graben-Isolierverfahren | |
DE102015114904B4 (de) | Halbleitervorrichtungsstrukturen und Verfahren zum Ausbilden einer Halbleitervorrichtungsstruktur | |
EP0645808B1 (de) | Verfahren zur Herstellung eines Isolationsgrabens in einem SOI-Substrat | |
DE10056871B4 (de) | Feldeffekttransistor mit verbessertem Gatekontakt und Verfahren zur Herstellung desselben | |
DE60019913T2 (de) | Halbleiterbauelement und Herstellungsverfahren | |
DE102008011814B4 (de) | CMOS-Bauelement mit vergrabener isolierender Schicht und verformten Kanalgebieten sowie Verfahren zum Herstellen derselben | |
DE10141948B4 (de) | Halbleiterspeichervorrichtung und Herstellungsverfahren dafür | |
EP1770786A1 (de) | Halbleiteranordnung und Verfahren zur Herstellung einer Halbleiteranordnung | |
DE10051600A1 (de) | Halbleitervorrichtung und Verfahren zu dessen Herstellung | |
EP1859480A1 (de) | Herstellung eines traegerscheiben-kontakts in grabenisolierten integrierten soi schaltungen mit hochspannungs-bauelementen | |
DE10127622A1 (de) | Verfahren zur Herstellung eines mit HDPCVD-Oxid gefüllten Isolationsgrabens | |
DE10143997B4 (de) | Verfahren zur Herstellung einer integrierten Halbleiterschaltung mit einem Isolationsgraben | |
WO2003019649A2 (de) | Leiterbahnanordnung und verfahren zum herstellen einer leiterbahnanordnung | |
DE102007063272B4 (de) | Dielektrisches Zwischenschichtmaterial in einem Halbleiterbauelement mit verspannten Schichten mit einem Zwischenpuffermaterial | |
DE69724859T2 (de) | Verfahren zur Herstellung von Kontakten auf einem Halbleiterbauelement | |
DE102009006881A1 (de) | Hohlraumversiegelung in einem dielektrischen Material einer Kontaktebene eines Halbleiterbauelements, das dicht liegende Transistoren aufweist | |
DE102007057688B4 (de) | Verfahren zur Herstellung eines Halbleiterbauelements mit verspanntem Zwischenschichtdielektrikum unter Anwendung einer Ätzsteuerzwischenschicht mit erhöhter Dicke | |
DE102007063271B4 (de) | Verfahren zur Herstellung eines dielektrischen Zwischenschichtmaterials mit unterschiedlichen Abtragsraten während eines CMP-Prozesses | |
EP1709677B1 (de) | Passivierung tiefer isolierender trenngraeben mit versenkten abdeckschichten | |
DE102007052167B4 (de) | Halbleiterbauelement und Verfahren zum Einstellen der Höhe einer Gateelektrode in dem Halbleiterbauelement | |
DE10261308A1 (de) | Bildung einer PBL-SiN-Barriere mit hohem Streckungsverhältnis | |
DE102008011928B4 (de) | Verfahren zum Herstellen eines Halbleiterbauelements unter Verwendung einer Ätzstoppschicht mit geringerer Dicke zum Strukturieren eines dielektrischen Materials | |
DE10138510B4 (de) | Grabenisolation mit selbstjustierender Oberflächenversiegelung und Verfahren zur Herstellung einer solchen Grabenisolation | |
WO2003046977A2 (de) | Isolationsgraben für eine integrierte schaltung und verfahren zu dessen herstellung |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
OP8 | Request for examination as to paragraph 44 patent law | ||
8172 | Supplementary division/partition in: |
Ref document number: 10164950 Country of ref document: DE Kind code of ref document: P |
|
Q171 | Divided out to: |
Ref document number: 10164950 Country of ref document: DE Kind code of ref document: P |
|
8364 | No opposition during term of opposition | ||
8339 | Ceased/non-payment of the annual fee |