DE10143997A1 - Verfahren zur Herstellung einer integrierten Halbleiterschaltung - Google Patents

Verfahren zur Herstellung einer integrierten Halbleiterschaltung

Info

Publication number
DE10143997A1
DE10143997A1 DE10143997A DE10143997A DE10143997A1 DE 10143997 A1 DE10143997 A1 DE 10143997A1 DE 10143997 A DE10143997 A DE 10143997A DE 10143997 A DE10143997 A DE 10143997A DE 10143997 A1 DE10143997 A1 DE 10143997A1
Authority
DE
Germany
Prior art keywords
insulating material
contact hole
layer
deposited
word lines
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
DE10143997A
Other languages
English (en)
Other versions
DE10143997B4 (de
Inventor
Markus Kirchhoff
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Infineon Technologies AG
Original Assignee
Infineon Technologies AG
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Infineon Technologies AG filed Critical Infineon Technologies AG
Priority to DE10164950A priority Critical patent/DE10164950B4/de
Priority to DE10143997A priority patent/DE10143997B4/de
Priority to US10/237,543 priority patent/US7078313B2/en
Publication of DE10143997A1 publication Critical patent/DE10143997A1/de
Application granted granted Critical
Publication of DE10143997B4 publication Critical patent/DE10143997B4/de
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76829Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing characterised by the formation of thin functional dielectric layers, e.g. dielectric etch-stop, barrier, capping or liner layers
    • H01L21/76831Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing characterised by the formation of thin functional dielectric layers, e.g. dielectric etch-stop, barrier, capping or liner layers in via holes or trenches, e.g. non-conductive sidewall liners
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76Making of isolation regions between components
    • H01L21/762Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
    • H01L21/76224Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using trench refilling with dielectric materials
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76897Formation of self-aligned vias or contact plugs, i.e. involving a lithographically uncritical step
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/7682Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing the dielectric comprising air gaps

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Element Separation (AREA)

Abstract

Die Erfindung betrifft ein Verfahren zur Herstellung einer integrierten Halbleiterschaltung, bei dem Vertiefungen (shallow-trench-Gräben (3) oder Zwischenräume (3) zwischen Gate-Schichten-Stapeln (5) mit einem ersten elektrisch isolierenden Material (14) gefüllt werden. Dabei können Hohlräume, sogenannte Lunker (9), entstehen, die bei einem teilweisen Entfernen des ersten isolierenden Materials (14) geöffnet und beim Aufbringen einer leitfähigen Schicht (15) gefüllt werden und dann zu Kurzschlüssen führen können. Es sind ausgefeilte Verfahren bekannt, die Ausbildung von Lunkern zu verhindern oder diese nachträglich auszutreiben. Anstelle solcher Verfahren wird erfindungsgemäß vor dem Aufbringen des leitfähigen Materials (15) eine Schicht (6) zum Verschließen von Lunkern (9) erzeugt, indem auf die Oberfläche (7) des verbleibenden ersten isolierenden Materials (14) ein zweites elektrisch isolierendes Material (16) aufgewachsen wird. Durch diese zweite isolierende Schicht (16) werden im ersten isolierenden Material ausgebildete Lunker (9), die in Schritt d) geöffnet werden, verschlossen und können nicht mehr zu Kurzschlüssen führen. Insbesondere schwer zugängliche, in Seitenwände (7) von Kontaktlöchern (8) mündende Lunker (9) können so auf einfache Weise verschlossen werden.

Description

  • Die Erfindung betrifft ein Verfahren zur Herstellung einer integrierten Halbleiterschaltung, das die folgende Reihenfolge von Schritten aufweist:
    • a) Bereitstellen eines Halbleitersubstrats,
    • b) Ausbilden einer Vertiefung,
    • c) Abscheiden eines ersten elektrisch isolierenden Materials, wodurch die Vertiefung gefüllt wird,
    • d) teilweises Entfernen des ersten isolierenden Materials und
    • e) Aufbringen eines elektrisch leitfähigen Materials.
  • Ein solches Verfahren wird in der Halbleiterfertigung eingesetzt, wenn Isolationsgräben (shallow trenches) in einem Halbleitersubstrat gefertigt werden oder wenn aus Gate- Schichtenstapeln strukturierte Wortleitungen mit einem isolierenden Material bedeckt und dadurch gegeneinander uncl nach oben hin elektrisch isoliert werden. In beiden Fällen wird eine Vertiefung, nämlich eine Grabenöffnung oder ein Zwischenraum zwischen benachbarten Wortleitungen, mit einem elektrisch isolierenden Material gefüllt. Das Auffüllen der Vertiefungen geschieht in der Weise, daß ein Material, beispielsweise mit Bor und/oder Phosphor dotiertes Siliziumoxid, ganzflächig auf das Halbleitersubstrat abgeschieden wird.
  • Das abgeschiedene isolierende Material ist nicht überall erwünscht und muß daher teilweise wieder entfernt werden. So ist bei der Fertigung eines Isolationsgrabens das isolierende Material nach einem Abscheidevorgang auch außerhalb der Grabenöffnung auf den übrigen Halbleiterstrukturen vorhanden und muß dort wieder entfernt werden, wozu in der Regel ein chemisch-mechanischer Poliervorgang durchgeführt wird. Bei der Bedeckung von Wortleitungen, d. h. Gate-Strukturen ist die ganzflächige Bedeckung des Halbleitersubstrats mit dem isolierenden Material zwar durchaus erwünscht, da die Gate- Strukturen auch nach oben hin isoliert werden sollen. Jedoch müssen in die abgeschiedene isolierende Schicht Kontaktlöcher zum Kontaktieren des Halbleitersubstrats geätzt werden, so daß auch hier das isolierende Material teilweise wieder entfernt wird.
  • Der Ätzvorgang, durch den das isolierende Materials teilweise entfernt wird, stößt stets in das Innere des ersten isolierenden Materials vor. Dabei können Hohlräume, die sich im Innern des isolierenden Materials befinden, zu Problemen führen, wenn ein elektrisch leitfähiges Material, das auf das teilweise geätzte isolierende Material abgeschieden wird, in diese Hohlräume eindringt und im fertigen Halbleiterprodukt Kurzschlüsse verursacht.
  • Hohlräume entstehen vor allem beim Füllen von schmalen, aber tiefen Gräben. Überschreitet das Aspektverhältnis einer Vertiefung, d. h. das Verhältnis von Tiefe zu Breite der Vertiefung, einen gewissen Wert, so entstehen bei dem Auffüllen der Vertiefung Hohlräume, sogenannte Lunker, die durch nachträglich aufgebrachte leitfähige Materialien, insbesondere Metalle gefüllt werden und häufig Kurzschlüsse verursachen. Zwar wird durch eine Temperung, die üblicherweise bei Temperaturen zwischen 700 und 900°C vorgenommen wird, unterstützt durch eine Beimengung von Dotierstoffen wie Bor und Phosphor zu dem isolierenden Material, eine Verflüssigung des Füllmaterials (in der Regel ein Silikatglas) erreicht, wodurch das Füllmaterial in die Lunker nachfließt. Jedoch werden dadurch nicht alle Lunker zuverlässig beseitigt, so daß die Gefahr von Kurzschlüssen weiterhin besteht.
  • Die derzeitigen Bemühungen, durch Lunker verursachte Kurzschlüsse zu beheben, gehen dahin, den Abscheidungsprozeß zum Füllen der Vertiefungen und/oder die thermische Nachbehandlung des Füllmaterials weiterzuentwickeln, um Lunker entweder nicht entstehen zu lassen oder zumindest nachträglich wieder zu entfernen.
  • Derartige thermische Behandlungen (anneals) können Lunker insbesondere in Vertiefungen mit großem Aspektverhältnis nicht vollständig beseitigen. Die Grenze von lunkerfrei auffüllbaren Gräben liegt bei shallow trench-Isolationen bez einem Aspektverhältnis von 3 : 1, bei einem Pre-metal- Dielektrikum, das auf Gate-Strukturen abgeschieden wird und dabei auch die Zwischenräume zwischen benachbarten Gate- Strukturen füllen muß, bei 5 : 1 und bei Dielektrikum einer Metallisierungsebene bei 2 : 1. Bei tieferen Gräben ist ein lunkerfreies Auffüllen mit herkömmlichen Techniken nicht gewährleistet.
  • Es ist die Aufgabe der vorliegenden Erfindung, ein Verfahren bereitzustellen, mit dem die Ausbildung von Kurzschlüssen infolge lunkerhaltiger Füllungen vermieden wird.
  • Diese Aufgabe wird bei dem eingangs genannten Verfahren dadurch gelöst, daß vor dem Aufbringen des leitfähigen Materials eine Schicht zum Verschließen von Lunkern erzeugt wird, indem auf die Oberfläche des verbleibenden ersten isolierenden Materials ein zweites elektrisch isolierendes Material aufgewachsen wird.
  • Erfindungsgemäß wird auf das erste elektrisch isolierende Material, mit dem die Vertiefung gefüllt ist, ein zweites elektrisch isolierendes Material aufgewachsen. Durch diesen Prozeßschritt wird das zweite elektrisch isolierende Material zum einem auf die Oberfläche des ersten isolierenden Materials aufgewachsen. Zum anderen wird jedoch, sofern die Oberfläche des ersten isolierenden Materials Lunker aufweist, die sich bis zu dieser Oberfläche erstrecken, das zweite elektrisch isolierende Material auch in die Lunker hinein gewachsen, wobei die Lunker zumindest oberflächlich verschlossen werden. Die aus dem zweiten isolierenden Material gebildete Deckschicht bedeckt somit nicht nur die Oberfläche des ersten isolierenden Materials (des Füllmaterials), sondern verschließt auch in das Grabeninnere führende Hohlräume, indem diese von ihrer Wandung aus nach innen zuwachsen. Durch diese "Versiegelung" der Oberfläche des ersten isolierenden Materials wird verhindert, daß bei einer nachfolgenden Abscheidung eines leitfähigen Materials Lunker gefüllt werden und Kurzschlüsse entstehen können.
  • Erfindungsgemäß wird - abweichend von den herkömmlichen Bemühungen, Lunker in jedem Fall zu vermeiden oder zu beseitigen - die Anwesenheit etwaiger Lunker als gegeben oder zumindest als wahrscheinlich in Kauf genommen. An die Stelle der herkömmlichen Optimierung des Abscheidevorgangs und/oder der thermischen Nachbehandlung tritt erfindungsgemäß die durch das Aufwachsen einer zweiten isolierenden Schicht erreichte Versiegelung der Oberfläche des verbleibenden ersten isolierenden Materials. Diese Abscheidung einer zusätzlichen, die Lunker verschließenden isolierenden Schicht kann auch zusätzlich zu den herkömmlichen Techniken als Vorsichtsmaßnahme eingesetzt werden. Bei dem erfindungsgemäßen Verfahren wird ausgenutzt, daß Lunker nicht schon an sich schädlich sind, sondern nur dann, wenn sie mit einem elektrischen Leiter, beispielsweise mit einem Metall gefüllt werden, was bei herkömmlichen Verfahren regelmäßig geschieht. Die Erfindung verhindert im Gegensatz zu herkömmlichen Verfahren jedoch nicht die Ausbildung bzw. Präsenz von Lunkern vor dem Abscheiden eines Metalls, sondern lediglich das Eindringen in vorhandene Lunker. Dadurch jedoch können tiefere Gräben als herkömmlich für die Fertigung integrierter Halbleiterschaltungen verwendet werden, ohne daß die Gefahr von Kurzschlüssen entsteht.
  • Die Schicht des zweiten elektrisch isolierenden Materials braucht nur so dünn aufgetragen zu werden, daß etwaige Lunker an der Oberfläche des ersten isolierenden Materials von ihrer Wandung her nach innen zuwachsen. Daher reicht eine geringe Schichtdicke des zweiten isolierenden Materials aus, um die Füllung der Vertiefung an ihrer Oberfläche zu versiegeln. Eine Schichtdicke der zweiten isolierenden Schicht in der Größe des halben Durchmessers der Lunker - sicherheitshalber mit einer zwei bis viermal größeren Schichtdicke - ist ausreichend, um die Lunker zuverlässig zu verschließen. Bei dieser geringen Schichtdicke beeinträchtigt die Schicht des zweiten isolierenden Materials nicht die Planarität der Halbleiterstruktur und braucht daher auch nicht teilweise wieder entfernt zu werden.
  • Sofern im Innern des abgeschiedenen ersten isolierenden Materials Lunker ausgebildet sind, die bei dem teilweisen Entfernen des ersten isolierenden Materials in Schritt d) geöffnet werden, ist vorgesehen, daß diese Lunker durch das Aufwachsen des zweiten isolierenden Materials verschlossen werden. Dadurch können die Lunker nicht mehr mit dem leitfähigen Material gefüllt werden und sind somit unschädlich.
  • Eine erste bevorzugte Ausführungsart sieht vor, daß als Vertiefung in Schritt b) ein Graben für eine shallow trench- Isolation in das Halbleitersubstrat geätzt wird. Shallowtrench-Isolationen dienen dazu, nebeneinander auf der Substratoberfläche anzuordnende Transistoren oder andere Bauelemente elektrisch gegeneinander zu isolieren. Die Gräben werden mit einem isolierenden Material gefüllt, wobei sich Lunker ausbilden können. Wird das zwangsläufig ganzflächig abgeschiedene erste isolierende Material außerhalb des Grabens für die shallow trench-Isolation entfernt, können Lunker geöffnet werden. Da auf dem Halbleitersubstrat in einem späteren Verfahrensstadium Wortleitungen ausgebildet werden, die über die Substratoberfläche verlaufend zu Gate-Elektroden von Transistoren führen, überqueren diese zwangsläufig stellenweise die im Halbleitersubstrat befindlichen Grabenisolationen. Zwei zueinander benachbarte, über ein und denselben Isolationsgraben verlaufende Wortleitungen können durch in der Grabenisolation vorhandene Lunker, die beim Abscheiden der untersten leitfähigen Schicht (in der Regel Polysilizium) der Wortleitung gefüllt wurden, kurzgeschlossen werden. Durch das erfindungsgemäße Verfahren werden die Oberseiten der Grabenfüllungen versiegelt und die Lunker verschlossen.
  • Vorzugsweise ist vorgesehen, daß zwischen den Schritten a) und b) eine Ätzstopschicht abgeschieden wird und daß in Schritt d) das erste isolierende Material durch einen chemisch-mechanischen Poliervorgang bis zur Oberseite der Atzstopschicht zurückpoliert wird. Das ganzflächig, d. h. auch außerhalb der Grabenöffnung für die shallow trench-Isolation auf die übrige Oberfläche der Halbleiterstruktur abgeschiedene isolierende Material wird meist durch einen CMP-Schritt (chemical-mechanical polishing) rückgeätzt, bis seitlich außerhalb der Vertiefungen die ursprüngliche Halbleiterstruktur wieder hervortritt. Damit die Rückätzung genau auf der ursprünglichen Substratoberfläche beendet wird, wird vor dem Abscheiden des ersten isolierenden Materials die Ätzstopschicht aufgebracht. Die Vertiefung wird durch diese Schicht hindurch geätzt und erstreckt sich noch tiefer in das Substrat hinein.
  • Eine zweite bevorzugte Ausführungsart sieht vor, daß die Vertiefung in eine Gate-Schichtenfolge auf dem Halbleitersubstrat geätzt wird, wobei auf beiden Seiten der Vertiefung Wortleitungen gebildet werden, und daß in Schritt c) das erste isolierende Material mit einer so großen Schichtdicke abgeschieden wird, daß auch die Wortleitungen bedeckt werden. Wortleitungen zum Anschließen der Gate-Elektroden von MOSFET- Transistoren (metal oxide semiconductor field effect transistor) bestehen typischerweise aus einer unteren Polysiliziumschicht, einer mittleren metallischen Schicht aus beispielsweise Wolfram und einer oberen Hartmaskenschicht aus beispielsweise einem Nitrid. Nach dem Abscheiden dieser Schichtenfolge wird der Schichtenstapel strukturiert, wobei gleichzeitig die Wortleitungen und dazwischen Zwischenräume, d. h. Vertiefungen gebildet werden. Anschließend wird diese Struktur mit Siliziumnitrid und BPSG (boron phosphorous silicate glass) bedeckt, worauf dann ein Oxid abgeschieden wird, in das die unterste Metallisierungsebene eingebracht wird. In Schritt c) wird somit ein Zwischenraum zwischen benachbarten Wortleitungen mit dem ersten isolierenden Material aufgefüllt. Das Auffüllen eines solchen Zwischenraums direkt auf dem Halbleitersubstrat bzw. auf dessen Gateoxidschicht dient außer der gegenseitigen Isolation benachbarter Wortleitungen dazu, topographiebedingte Höhenunterschiede auf dem Halbleitersubstrat auszugleichen, bevor die erste Metallisierungsebene hergestellt wird.
  • Vorzugsweise ist vorgesehen, daß in Schritt d) ein Kontaktloch in das erste isolierende Material geätzt wird, das zwischen benachbarten Wortleitungen zum Halbleitersubstrat führt, und daß das zweite isolierende Material auf Seitenwände des Kontaktlochs, die aus dem ersten isolierenden Material bestehen, aufgewachsen wird.
  • Die Kontaktlochätzung ist erforderlich, um die dotierten Gebiete im Halbleitersubstrat durch die die Wortleitungen bedeckende Schicht aus dem ersten isolierenden Material hindurch zu kontaktieren. Die Ätzung von Kontaktlöchern stellt ein besonders großes Problem dar, weil bei dieser Ätzung, die in die Tiefe des Füllmaterials geht, mit Regelmäßigkeit Lunker geöffnet werden. Insbesondere bei lateral eng benachbarten Wortleitungen verbinden Lunker häufig benachbarte Kontaktlöcher miteinander. Durch Lunker, die von Kontaktlöchern (vias) ausgehen und mit einem Metall gefüllt werden, können daher Kurzschlüsse verursacht werden. Das erfindungsgemäße Verfahren jedoch ermöglicht innerhalb der Kontaktlochöffnungen ein oberflächliches Verschließen freigeätzter Lunker gerade in den schwer zugänglichen Seitenwänden von Kontaktlochöffnungen.
  • Das zweite isolierende Material kann nach dem Aufwachsen durch eine anisotrope Ätzung wieder vom Boden des Kontaktlochs entfernt werden, etwa dann, wenn auch die Gate- Oxidschicht geätzt wird, um das Halbleitersubstrat zu kontaktieren. Die Kontaktlochätzung legt in der Regel unterhalb der ersten isolierenden Materials befindliche Materialien frei, auf denen ein Wachstum des zweiten isolierenden Materials stattfinden kann. In diesem Falle muß der Boden der Kontaktlochöffnung wieder von dem zweiten isolierenden Material befreit werden, um das Halbleitersubstrat zu kontaktieren. Dazu wird ein anisotroper Ätzprozeß eingesetzt, der aufgrund seiner Anisotropie die Seitenwände des Kontaktlochs nicht angreift, so daß dort verschlossene Lunker weiterhin verschlossen bleiben.
  • Eine demgegenüber bevorzugte Weiterbildung der Erfindung sieht jedoch vor, daß zwischen den Schritten b) und c) eine Barriereschicht aus einem Material, das ein Aufwachsen eines zweiten isolierenden Materials hemmt, auf die Wortleitungen und in die Vertiefung zwischen den Wortleitungen abgeschieden wird, daß in Schritt d) das erste isolierende Material im Bereich des Kontaktlochs selektiv zur Barriereschicht geätzt wird und daß am Boden des Kontaktlochs die Barriereschicht nach dem Aufwachsen des zweiten isolierenden Materials entfernt wird. Es ist vorteilhaft, zunächst die Kontaktlochätzung auf oder in der Barriereschicht zu beenden, weil bei dem selektiven Aufwachsen des zweiten isolierenden Materials in Schritt d) die Nitridschicht eine Bedeckung des Kontaktlochbodens verhindert. Sind die Seitenwände des Kontaktlochs mit dem zweiten isolierenden Material bedeckt, so braucht am Kontaktlochboden nur noch die Nitridschicht geätzt zu werden, ohne daß zuvor abgeschiedenes erstes isolierendes Material am Boden entfernt werden müßte.
  • Schließlich ist vorgesehen, daß in Schritt e) das Kontaktloch mit einem Metall gefüllt wird, wobei das zweite isolierende Material auf den Seitenwänden des Kontaktlochs ein Eindringen des Metalls in Lunker im ersten isolierenden Material verhindert. Metallische Kontaktlochfüllungen aus beispielsweise Wolfram können benachbarte Kontaktlöcher in demselben Zwi schenraum zwischen Wortleitungen deshalb nicht mehr kurzschließen.
  • Als erstes isolierendes Material wird vorzugsweise mit Bor und/oder Phosphor dotiertes Silikatglas abgeschieden. Die Dotierungen fördern ein Verfließen des Glases bei niedrigeren Temperaturen als ohne Dotierung und erleichtern dadurch das Austreiben von Lunkern bei einer thermischen Ausheilung.
  • Vorzugsweise wird das zweite isolierende Material (16) durch einen selektiven Aufwachsprozeß aufgewachsen. Insbesondere kann Siliziumoxid als zweites isolierendes Material aufgewachsen werden. Eine besonders bevorzugte Ausführungsart Verfahrens sieht vor, daß das Siliziumoxid mit Hilfe eines SELOX-Prozesses, der ein Wachstum auf oxidhaltigen Oberflächen fördert und ein Wachstum auf nitridhaltigen, oxidnitridhaltigen oder metallischen Oberflächen hemmt, auf das erste isolierende Material aufgewachsen wird. Der SELOX-Prozeß ist als solcher bekannt und wird herkömmlich nur zum Einbringen ganzer Füllungen in Vertiefungen eingesetzt. Er gewährleistet ein schnelles Wachstum auf Oxiden (insbesondere Siliziumoxid oder, sofern Bor- und/oder Phosphordotierungen eingebracht sind, auf BSG, PSG oder BPSG) und eine hohe Selektivität gegenüber anderen Materialien. Bei der obigen Ausführungsart wird der SELOX-Prozeß dazu eingesetzt, lediglich die Oberfläche einer Füllung mit einer Schicht aus einem anderen Material zu bedecken und dadurch zu versiegeln. Durch die Abscheidung von Siliziumoxid mit Hilfe des SELOX-Prozesses mit einer nur sehr geringen Schichtdicke bleibt die Topographie der Oberfläche der Halbleiterstruktur in erhalten. Bei der Herstellung von shallow trench-Isolationen führt das erfindungsgemäße Verfahren somit zu einem selektiven Wachstum des zweiten isolierenden Materials auf dem ersten, wodurch Bereiche der Halbleiterstruktur außerhalb der Grabenfüllung nicht mit dem zweiten isolierenden Material bedeckt werden. Bei der Bedeckung der Wortleitungen hingegen führt das erfindungsgemäße Verfahren dazu, daß lediglich die Seitenwände, nicht aber mit einer Barriereschicht bedeckte Kontaktlochböden mit dem zweiten isolierenden Material bedeckt werden. Bei einem SELOX- Prozeß, mit dem Siliziumoxid abgeschieden wird, erfolgt diese Abscheidung insbesondere selektiv zu Nitridschichten, etwa Siliziumnitrid oder Titannitrid.
  • Schließlich ist vorgesehen, daß das zweite isolierende Material durch eine Temperung thermisch verdichtet wird. Das mit nur geringer Schichtdicke abgeschiedene zweite elektrisch isolierende Material kann dadurch die bedeckten Flächen noch wirksamer vor einem Eindringen in bedeckte Lunkeröffnungen schützen.
  • Die Erfindung wird nachstehend anhand der Fig. 1A bis 1D und 2A bis 2E beschrieben. Es zeigen:
  • Die Fig. 1A bis 1E ein erstes erfindungsgemäßes Verfahrens anhand eines shallow trench- Grabens und
  • die Fig. 2A bis 2F ein weiteres erfindungsgemäßes Verfahren anhand eines Kontaktlochs.
  • Zur Herstellung der in Fig. 1A dargestellten Struktur wird ein Halbleitersubstrat 2 mit einer dünnen Oxidschicht und/oder Padnitridschicht 11 versehen, wobei die Padnitridschicht in einem späteren Verfahrensschritt als Polierstopschicht dient. Anschließend wird eine Grabenöffnung 3 für einen shallow trench geätzt, wodurch die in Fig. 1A dargestellte Halbleiterstruktur entsteht. Bei der Füllung tiefer Gräben mit großem Aspektverhältnis können sich beim Abscheiden der den Graben füllenden Schicht 4, die in der Regel aus einem isolierenden Material 14 besteht, Hohlräume, sog. Lunker 9 im Innern der Grabenfüllung ausbilden, die meist in der Mitte des Querschnitts der Grabenfüllung angeordnet sind, wie in Fig. 1B dargestellt. Diese Lunker 9 können auch durch eine Verflüssigung des isolierenden Materials 14 bei hohen Tem- peraturen nicht ganz beseitigt werden. Wird die zunächst auf der gesamten Substratoberfläche abgeschiedene Schicht 4 oberflächlich durch einen chemisch-mechanischen Poliervorgang entfernt, wie in Fig. 1C abgebildet, indem ein Polierpad 20 die Schicht 4 bis zur Padnitridschicht 11 zurückschleift, so werden einige dieser Lunker 9 geöffnet. Da diese Lunker 9 sich oft über größere Distanzen eines Grabens erstrecken, können sie zu Kurzschlüssen führen, wenn beispielsweise auf die in Fig. 1C dargestellte Struktur ein leitfähiges Material 15 abgeschieden wird und dieses an der Oberfläche offenliegende Lunker füllt.
  • Alle herkömmlichen Bemühungen gehen dahin, die Ausbildung von Lunkern entweder von vornherein auszuschließen oder diese vor der Abscheidung des leitfähigen Materials wieder zu beseitigen. Dies gelingt jedoch nur unvollständig.
  • Erfindungsgemäß wird, wie in Fig. 1D dargestellt, ein zweites elektrisch isolierendes Material 16 auf das erste elektrisch isolierende Material 14 aufgewachsen, wodurch auf dem ersten isolierenden Material 14 eine neue, in jedem Fall lunkerfreie Oberfläche gebildet wird. Das zweite isolierende Material 16 bedeckt die Oberfläche des ersten isolierenden Materials 14 und auch in diese Oberfläche mündende, aufpolierte Lunker 9. Diese werden durch das zweite elektrisch isolierende Material verschlossen und können daher nicht mehr mit dem leitfähigen Material gefüllt werden.
  • Die Abscheidung des zweiten elektrisch isolierenden Materials 16 erfolgt vorzugsweise selektiv. So wird in Fig. 1D kein Material 16 auf die Padnitridschicht 11 aufgewachsen. Dadurch ist ein weiterer Planarisierungsvorgang, durch den zunächst verschlossene Lunker wieder geöffnet würden, nicht erforderlich. Als erstes elektrisch isolierendes Material 14 wird vorzugsweise BPSG verwandt, welches aufgrund seiner Dotierungen leichter verflüssigt werden kann, um vorhandene Lunker zumindest teilweise auszutreiben. Als zweites Material wird vorzugsweise Siliziumoxid aufgewachsen.
  • Das zweite Material 16, das auf das erste isolierende Material 14 aufgewachsen wird, kann durch einen anschließenden Temperungsschritt T thermisch verdichtet werden kann, um eine noch bessere Versiegelung der Oberfläche der Grabenfüllung 14 zu erreichen.
  • Mit dem in den Fig. 1A bis 1E dargestellten Verfahren können shallow rench-Gräben 3, die zur elektrischen Isolation benachbarter Halbleiterstrukturen auf der Substratoberfläche dienen, gefertigt werden.
  • Auf die mit dem nach dem erfindungsgemäßen Verfahren aufgewachsenem zweiten elektrisch isolierenden Material 16 bedeckte Halbleiterstruktur wird schließlich ein elektrisch leitendes Material 15 abgeschieden, wie in Fig. 1E dargestellt. Dabei verhindert die durch das zweite elektrisch isolierende Material 16 gebildete neue, lunkerfreie Oberfläche ein Eindringen des leitfähigen Materials 15 in aufpolierte Lunker 9 im ersten isolierenden Material 14.
  • Die Erfindung eignet sich ferner, um ein Dielektrikum, welches direkt auf und zwischen Gate-Schichtenstapel abgeschieden wird, zu fertigen und zu versiegeln. Insbesondere können Innenwandungen von Kontaktlöchern, die in ein Dielektrikum geätzt sind, mit Hilfe des erfindungsgemäßen Verfahrens versiegelt werden.
  • Gemäß Fig. 2A werden auf der Gateoxidschicht 2 eines Halbleitersubstrats 1 mehrere Schichten aus Polysilizium 17, Wolframsilizid 18 und einer Siliziumnitrid 19 abgeschieden, wobei letztere als Hartmaskenschicht zur Strukturierung von Wortleitungen 5 dient. Diese Schichtenfolge entspricht einer typischen Gate-Schichtstruktur. Die Schichten 17, 18, 19 wer- den dann strukturiert, so daß die in Fig. 2B dargestellte Struktur entsteht.
  • Fig. 2B zeigt auf der Gateoxidschicht 2 des Halbleitersubstrats 1 zwei benachbarte Wortleitungen 5, die aus den Schichten 17, 18 und 19 bestehen. Zwischen benachbarten Wortleitungen 5 besteht eine Vertiefung 3, die bis über die Höhe der Wortleitungen 5 hinaus mit einem ersten isolierenden Material 14 gefüllt wird, wie in Fig. 2C dargestellt. Auf die so erhaltene Struktur wurde eine dünne Siliziumnitridschicht 11 abgeschieden und auf diese dann das Material 14, welches typischerweise BPSG ist, aufgebracht. Das Material 14 dient zum Auffüllen der Vertiefungen 3 zwischen den Gate- Schichtenstapeln 5. Aufgrund des großen Aspektverhältnisses der Vertiefungen 3 werden häufig Lunker 9 ausgebildet, die sich, wie in Fig. 2E dargestellt, in der Mitte des Querschnitts der Vertiefungen 3 parallel zu den Wortleitungen 5 über große Distanzen erstrecken können. Um die Lunker soweit wie möglich zu beseitigen, wird die Struktur nach der Abscheidung der BPSG-Schicht 14 einer thermischen Behandlung unterzogen.
  • Werden entsprechend Fig. 2C in das abgeschiedene Dielektrikum 14 Kontaktlöcher 8 geätzt, die die kanalförmig verlaufenden Lunker 9 bereichsweise offenlegen, so können insbesondere dann, wenn sich zwischen zwei Wortleitungen 5 mehrere Kontaktlöcher 8 in gewissem Abstand zueinander befinden, diese kurzgeschlossen werden, wenn eine metallische Füllung 15 in die Kontaktlochöffnungen 8 abgeschieden wird und von dort aus in die parallel zu den Wortleitungen 5 verlaufenden Kanäle der Lunker 9 eindringt.
  • Eine Draufsicht von oben auf die in Fig. 2D dargestellte Halbleiterstruktur entlang der Schnittebene A-A ist in Fig. 2E dargestellt. Zwischen dem in Fig. 2E vertikal verlaufenden Wortleitungen 5, die sich unterhalb der Schnittebene befinden und daher gestrichelt umrandet sind, befinden sich zwei Kontaktlochöffnungen 8, die in die Oberfläche der Halbleiterstruktur geätzt wurden und sich bis zum Boden der Vertiefungen 3, d. h. bis zur Unterseite des ersten elektrisch isolierenden Materials 14 erstrecken. Mit Hilfe dieser Kontaktlöcher kann das Halbleitersubstrat 1 kontaktiert werden. Aufgrund der Ausbildung von Lunkern 9, die sich über große Distanzen parallel zu den Wortleitungen 5 im Innern der Vertiefung 3 erstrecken können, sind die Seitenwände 7 der Kontaktlöcher 8 teilweise durchbrochen. Werden die Kontaktlochöffnungen 8 mit einem elektrisch leitfähigen Material 15 gefüllt, so kann dieses durch die Lunker 9 hindurch bis zum nächstgelegenen Kontaktloch 8 kriechen und dadurch in der integrierten Halbleiterschaltung Kurzschlüsse verursachen. Um dies zu verhindern, wird erfindungsgemäß, wie in Fig. 2 h anhand des unteren Kontaktlochs 8 dargestellt, das erste elektrisch isolierende Material 14 durch einen selektiven Wachstumsprozeß mit einem zweiten elektrisch isolierenden Material 16 bedeckt. Das zweite elektrisch isolierende Material 16 bedeckt zum einen die in Fig. 2D dargestellte Oberfläche der Halbleiterstruktur außerhalb der Kontaktlochöffnungen 8, zum anderen die Seitenwände 7 im Innern der Kontaktlöcher, wie anhand des unteren Kontaktlochs 8 dargestellt. Dabei werden auch in die Seitenwände 7 mündende Lunker 9 oberflächlich verschlossen, da das zweite elektrisch isolierende Material 16 auch auf der Innenwandung der Lunker 9 aufgewachsen wird und diese zumindest in der Nähe der Seitenwände 7 verschließt. Dadurch werden die Lunker 9 versiegelt und können nicht mehr mit einem elektrisch leitfähigen Material gefüllt werden.
  • Die in Fig. 2E dargestellte Halbleiterstruktur ist entlang der Schnittlinie B-B zusätzlich in Fig. 2F dargestellt. In dieser Perspektive verlaufen die Wortleitungen 5 vor und hinter der Zeichenebene von links nach rechts. Zwischen ihnen befindet sich der dargestellte Schnitt durch die Vertiefung 3, in die hinein das erste Material 14 abgeschieden wurde. In das Material 14 wurden nachträglich zwei Kontaktlochöffnungen 8 geätzt. Die Kontaktlöcher 8 erstrecken sich bis zur nächsttieferen Schicht, beispielsweise bis zum Gateoxid 2 oder bis zur Oberfläche eines Halbleitersubstrats 1.
  • Auf die Oberflächen der Halbleiterstruktur, die durch das erste isolierende Material 14 ausgebildet wird, wird erfindungsgemäß das zweite isolierende Material 16 abgeschieden, so daß die Oberseite der Deckschicht 14 wie auch die Seitenwände 7 der Kontaktlöcher 8 mit dem zweiten leitfähigen Material 16 bedeckt und versiegelt sind. Insbesondere werden die zwischen benachbarten Kontaktlöchern 8 ausgebildeten Lunker oberflächlich von der Seitenwand 7 des jeweiligen Kontaktlochs 8 her verschlossen.
  • Fig. 2F zeigt zwei unterschiedliche alternative Ausführungsarten hinsichtlich der Ätzung des Kontaktlochs 8. In der linken Hälfte der Fig. 2F ist eine Nitridschicht 11 dargestellt, die bei der Kontaktlochätzung mitgeätzt, d. h. entfernt wurde. Das darunterliegende Gateoxid 2 bildet nun den Kontaktlochboden. Falls der Wachstumsprozeß des zweiten isolierenden Materials 16 nicht selektiv zu dem Material 2 am Boden des Kontaktlochs 8 ist, so wird dort das zweite elektrisch isolierende Material 16 ebenfalls abgeschieden. Es muß daher anschließend durch eine anisotrope Ätzung, die durch den Pfeil 22 angedeutet ist und beispielsweise mit Hilfe eines RIE-Verfahrens (reactive ion etching) durchgeführt wird, nachträglich entfernt werden, um anschließend die metallische Kontaktlochfüllung, beispielsweise Wolfram einbringen zu können. Die Kontaktlochfüllung füllt die Kontaktlochöffnung bis zur gestrichelt dargestellten Linie 15.
  • In einer anderen, vorteilhafteren Ausführungsart, die in Fig. 2F rechts dargestellt ist, wird bei der Kontaktlochätzung die Nitridschicht 11 zunächst noch nicht entfernt. Bei der anschließenden selektiven Abscheidung des zweiten isolierenden Materials 16 wird auch am Boden des Kontaktlochs 8 die Selektivität dieses Abscheideprozesses ausgenutzt, wodurch lediglich an den Seitenwänden 7, nicht aber am Boden des Kontaktlochs 8 die Schicht des zweiten isolierenden Materials 16 ausgebildet wird. Dadurch braucht nur noch die Barriereschicht 11 und das Gateoxid 2 geätzt zu werden, um das Halbleitersubstrat 1 durch die Kontaktlochfüllung 15 zu kontaktieren. Bei dieser Ausführungsart entsteht am Boden des Kontaktlochs 8 keine zusätzliche Schicht des Materials 16, die zusätzlich mitentfernt werden müßte.
  • Das selektive Aufwachsen des zweiten isolierenden Materials 16 geschieht vorzugsweise mit Hilfe eines SELOX-Prozesses, eines selektiven Siliziumoxid-Abscheidungsprozesses, mit dem Siliziumoxid auf siliziumoxidhaltigen Untergrundschichten selektiv zu beispielsweise Siliziumnitrid, Titannitrid oder Metallen abgeschieden werden kann. Der SELOX-Prozeß eignet sich insbesondere zur Abscheidung auf BPSG, d. h. dotiertem Siliziumoxid. Auf Nitridschichten hingegen wird das zweite isolierende Material 16, d. h. Siliziumoxid praktisch nicht abgeschieden.
  • Der SELOX-Prozeß ist als solcher bekannt und wird in einer SACVD-Kammer (sub-atmospheric chemical vapour deposition) bei 20 bis 760 Torr durchgeführt. Bei Temperaturen zwischen 400 und 600°C wird ein Gasgemisch von Ozon und TEOS (Tetraäthylenorthosilikat) mit einem Mischungsverhältnis von mindestens 5 : 1 abgeschieden. Der Abscheidungsprozeß ist isotrop und führt zu einer konformen Abscheidung. Erfindungsgemäß wird der SELOX-Prozeß zur lediglich äußeren Bedeckung einer bereits eingebrachten Grabenfüllung verwendet. Das erzeugte SELOX-Oxid kann durch eine anschließende thermische Behandlung verdichtet werden.
  • Zum Aufbringen des ersten isolierenden Materials 14 - in der Regel BPSG - eignet sich besonders ein HDP-CVD-Abscheidungsprozeß (high density plasma-CVD), der bei Atmosphärendrücken zwischen 1 und 10 mTorr und einer Plasmadichte von ca 1011 Elektronen/cm3 durchgeführt wird.
  • Ferner können derzeit übliche Abscheideverfahren wie APCVD (atmospheric pressure), SACVD (sub-atmospheric pressure), PECVD (plasma enhanced CVD) verwendet werden, wobei aufgrund des erfindungsgemäßen Versiegelns abgeschiedener und rückgeätzter Schichten auch solche Abscheideverfahren zur Abscheidung des ersten elektrisch isolierenden Materials, die tendenziel eher zur Ausbildung von Lunkern führen, vielseitiger eingesetzt werden können, da durch die erfindungsgemäße Versiegelung aufpolierter Lunker Kurzschlüsse ausgeschlossen werden. Bezugszeichenliste 1 Halbleitersubstrat
    2 Gateoxidschicht
    3 Vertiefung
    4 Grabenfüllung
    5 Gate-Struktur (Wortleitung)
    6 Schicht zum Verschließen von Lunkern
    7 Seitenwand
    8 Kontaktloch
    9 Hohlraum (Lunker)
    11 Padnitridschicht
    12 Dielektrikum einer Metallisierungsebene/Gateoxid
    14 erstes elektrisch isolierendes Material
    15 Metallfüllung
    16 zweites elektrisch isolierendes Material
    17 Polysiliziumschicht
    18 Metallschicht
    19 Hartmaskenschicht
    20 Polierpad
    22 anisotrope Ätzung des Kontaktlochbodens

Claims (14)

1. Verfahren zur Herstellung einer integrierten Halbleiterschaltung, das die folgende Reihenfolge von Schritten aufweist:
a) Bereitstellen eines Halbleitersubstrats (1)
b) Ausbilden einer Vertiefung (3),
c) Abscheiden eines ersten elektrisch isolierenden Materials (14), wodurch die Vertiefung (3) gefüllt wird,
d) teilweises Entfernen des ersten isolierenden Materials (14) und
e) Aufbringen eines elektrisch leitfähigen Materials (15),
dadurch gekennzeichnet, daß vor dem Aufbringen des leitfähigen Materials (15) eine Schicht (6) zum Verschließen von Lunkern (9) erzeugt wird, indem auf die Oberfläche (7} des verbleibenden ersten isolierenden Materials (14) ein zweites elektrisch isolierendes Material (16) aufgewachsen wird.
2. Verfahren nach Anspruch 1, dadurch gekennzeichnet, daß Lunker (9), die im Innern des abgeschiedenen ersten isolierenden Materials (14) ausgebildet sind und in Schritt d) geöffnet werden, durch das Aufwachsen des zweiten isolierenden Materials (16) verschlossen werden.
3. Verfahren nach Anspruch 1 oder 2, dadurch gekennzeichnet, daß als Vertiefung in Schritt b) ein Graben (3) für eine shallowtrench-Isolation in das Halbleitersubstrat (1) geätzt wird.
4. Verfahren nach Anspruch 3, dadurch gekennzeichnet, daß zwischen den Schritten a) und b) eine Ätzstopschicht (11) abgeschieden wird und daß in Schritt d) das erste isolierende Material (14) durch einen chemisch-mechanischen Poliervorgang (21) bis zur Oberseite der Ätzstopschicht (11) zurückpoliert wird.
5. Verfahren nach Anspruch 1 oder 2, dadurch gekennzeichnet, daß die Vertiefung (3) in eine Gate-Schichtenfolge (17, 18, 19) auf dem Halbleitersubstrat (1) geätzt wird, wobei auf beiden Seiten der Vertiefung (3) Wortleitungen (5) gebildet werden, und daß in Schritt c) das erste isolierende Material (14) mit einer so großen Schichtdicke abgeschieden wird, daß auch die Wortleitungen (5) bedeckt werden.
6. Verfahren nach Anspruch 5, dadurch gekennzeichnet, daß in Schritt d) ein Kontaktloch (8) in das erste isolierende Material (14) geätzt wird, das zwischen benachbarten Wortleitungen (5) zum Halbleitersubstrat (1) führt, und daß das zweite isolierende Material (16) auf Seitenwände (7) des Kontaktlochs (8), die aus dem ersten isolierenden Material (14) bestehen, aufgewachsen wird.
7. Verfahren nach Anspruch 5 oder 6, dadurch gekennzeichnet, daß das zweite isolierende Material (16) nach dem Aufwachsen durch eine anisotrope Ätzung (22) vom Boden des Kontaktlochs (8) entfernt wird.
8. Verfahren nach Anspruch 5 oder 6, dadurch gekennzeichnet, daß zwischen den Schritten b) und c) eine Barriereschicht (11) aus einem Material, das ein Aufwachsen eines zweiten isolierenden Materials (16) hemmt, auf die Wortleitungen (5) und in die Vertiefung (3) zwischen den Wortleitungen (5) abgeschieden wird, daß in Schritt d) das erste isolierende Material (14) im Bereich des Kontaktlochs (8) selektiv zur Barriereschicht (11) geätzt wird und daß am Boden des Kontaktlochs (8) die Barriereschicht (11) nach dem Aufwachsen des zweiten isolierenden Materials (16) entfernt wird.
9. Verfahren nach einem der Ansprüche 6 bis 8, dadurch gekennzeichnet, daß das Kontaktloch (8) in Schritt e) mit einem Metall (15) gefüllt wird, wobei das zweite isolierende Material (16) auf den Seitenwänden (7) des Kontaktlochs (8) ein Eindringen des Metalls (15) in Lunker (9) im ersten isolierenden Material (14) verhindert.
10. Verfahren nach einem der Ansprüche 1 bis 9, dadurch gekennzeichnet, daß als erstes isolierendes Material (14) mit Bor und/oder Phosphor dotiertes Silikatglas abgeschieden wird.
11. Verfahren nach einem der Ansprüche 1 bis 10, dadurch gekennzeichnet, daß daß das zweite isolierende Material (16) durch einen selektiven Aufwachsprozeß aufgewachsen wird.
12. Verfahren nach einem der Ansprüche 1 bis 11, dadurch gekennzeichnet, daß als zweites isolierendes Material (16) Siliziumoxid aufgewachsen wird.
13. Verfahren nach Anspruch 12, dadurch gekennzeichnet, daß Siliziumoxid (16) mit Hilfe eines SELOX-Prozesses, der ein Wachstum auf oxidhaltigen Oberflächen fördert und ein Wachstum auf nitridhaltigen (11), oxinitridhaltigen oder metallischen Oberflächen hemmt, auf das erste isolierende Material (14) aufgewachsen wird.
14. Verfahren nach einem der Ansprüche 1 bis 13, dadurch gekennzeichnet, daß das zweite isolierende Material (16) durch eine Temperung thermisch verdichtet wird.
DE10143997A 2001-09-07 2001-09-07 Verfahren zur Herstellung einer integrierten Halbleiterschaltung mit einem Isolationsgraben Expired - Fee Related DE10143997B4 (de)

Priority Applications (3)

Application Number Priority Date Filing Date Title
DE10164950A DE10164950B4 (de) 2001-09-07 2001-09-07 Verfahren zur Herstellung einer integrierten Halbleiterschaltung
DE10143997A DE10143997B4 (de) 2001-09-07 2001-09-07 Verfahren zur Herstellung einer integrierten Halbleiterschaltung mit einem Isolationsgraben
US10/237,543 US7078313B2 (en) 2001-09-07 2002-09-09 Method for fabricating an integrated semiconductor circuit to prevent formation of voids

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
DE10143997A DE10143997B4 (de) 2001-09-07 2001-09-07 Verfahren zur Herstellung einer integrierten Halbleiterschaltung mit einem Isolationsgraben

Publications (2)

Publication Number Publication Date
DE10143997A1 true DE10143997A1 (de) 2003-03-27
DE10143997B4 DE10143997B4 (de) 2006-12-14

Family

ID=7698122

Family Applications (2)

Application Number Title Priority Date Filing Date
DE10164950A Expired - Fee Related DE10164950B4 (de) 2001-09-07 2001-09-07 Verfahren zur Herstellung einer integrierten Halbleiterschaltung
DE10143997A Expired - Fee Related DE10143997B4 (de) 2001-09-07 2001-09-07 Verfahren zur Herstellung einer integrierten Halbleiterschaltung mit einem Isolationsgraben

Family Applications Before (1)

Application Number Title Priority Date Filing Date
DE10164950A Expired - Fee Related DE10164950B4 (de) 2001-09-07 2001-09-07 Verfahren zur Herstellung einer integrierten Halbleiterschaltung

Country Status (2)

Country Link
US (1) US7078313B2 (de)
DE (2) DE10164950B4 (de)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE102004042459B3 (de) * 2004-08-31 2006-02-09 Infineon Technologies Ag Verfahren zur Herstellung einer Grabenisolationsstruktur mit hohem Aspektverhältnis

Families Citing this family (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6959384B1 (en) * 1999-12-14 2005-10-25 Intertrust Technologies Corporation Systems and methods for authenticating and protecting the integrity of data streams and other data
JP2005142481A (ja) * 2003-11-10 2005-06-02 Nec Electronics Corp 半導体装置の製造方法
KR100697292B1 (ko) * 2005-10-04 2007-03-20 삼성전자주식회사 반도체 장치 및 그 형성 방법
US7416986B2 (en) * 2006-09-05 2008-08-26 International Business Machines Corporation Test structure and method for detecting via contact shorting in shallow trench isolation regions
US7648921B2 (en) * 2006-09-22 2010-01-19 Macronix International Co., Ltd. Method of forming dielectric layer
US20100059808A1 (en) * 2008-09-10 2010-03-11 Wei Zheng Nonvolatile memories with charge trapping dielectric modified at the edges
DE102010029525B4 (de) * 2010-05-31 2014-12-18 Globalfoundries Dresden Module One Limited Liability Company & Co. Kg Halbleiterbauelement mit einem vergrabenen Kondensator, der in der Kontaktebene ausgebildet ist, und Verfahren zur Herstellung des Halbleiterbauelements
KR101950349B1 (ko) * 2012-12-26 2019-02-20 에스케이하이닉스 주식회사 보이드 프리 폴리실리콘 갭필 방법 및 그를 이용한 반도체장치 제조 방법
US10515896B2 (en) 2017-08-31 2019-12-24 Taiwan Semiconductor Manufacturing Co., Ltd. Interconnect structure for semiconductor device and methods of fabrication thereof

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5240875A (en) * 1992-08-12 1993-08-31 North American Philips Corporation Selective oxidation of silicon trench sidewall
US5960300A (en) * 1994-12-20 1999-09-28 Matsushita Electric Industrial Co., Ltd. Method of manufacturing semiconductor device
US6057209A (en) * 1997-07-10 2000-05-02 Advanced Micro Devices, Inc. Semiconductor device having a nitrogen bearing isolation region
US6118167A (en) * 1997-11-13 2000-09-12 National Semiconductor Corporation Polysilicon coated nitride-lined shallow trench

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6100205A (en) * 1997-04-02 2000-08-08 United Microelectronics Corp. Intermetal dielectric layer formation with low dielectric constant using high density plasma chemical vapor deposition process
US6136687A (en) * 1997-11-26 2000-10-24 Integrated Device Technology, Inc. Method of forming air gaps for reducing interconnect capacitance
US6015759A (en) * 1997-12-08 2000-01-18 Quester Technology, Inc. Surface modification of semiconductors using electromagnetic radiation
US6541401B1 (en) * 2000-07-31 2003-04-01 Applied Materials, Inc. Wafer pretreatment to decrease rate of silicon dioxide deposition on silicon nitride compared to silicon substrate

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5240875A (en) * 1992-08-12 1993-08-31 North American Philips Corporation Selective oxidation of silicon trench sidewall
US5960300A (en) * 1994-12-20 1999-09-28 Matsushita Electric Industrial Co., Ltd. Method of manufacturing semiconductor device
US6057209A (en) * 1997-07-10 2000-05-02 Advanced Micro Devices, Inc. Semiconductor device having a nitrogen bearing isolation region
US6118167A (en) * 1997-11-13 2000-09-12 National Semiconductor Corporation Polysilicon coated nitride-lined shallow trench

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE102004042459B3 (de) * 2004-08-31 2006-02-09 Infineon Technologies Ag Verfahren zur Herstellung einer Grabenisolationsstruktur mit hohem Aspektverhältnis
US7393756B2 (en) 2004-08-31 2008-07-01 Infineon Technologies Ag Method for fabricating a trench isolation structure having a high aspect ratio

Also Published As

Publication number Publication date
US7078313B2 (en) 2006-07-18
DE10164950B4 (de) 2010-01-28
US20030054630A1 (en) 2003-03-20
DE10143997B4 (de) 2006-12-14

Similar Documents

Publication Publication Date Title
DE102019106763B4 (de) Verfahren zum ausbilden einer integrierten schaltungsstruktur und integrierte schaltungsstruktur
DE102017110441B3 (de) Verfahren zur Herstellung eines Kontaktsteckers mit niedrigem Widerstand
DE112006002077B4 (de) Verfahren zum Bilden eines Feldeffekttransistors mit Inter-Poly-Dielektrikum und Feldeffekttransistor mit abgeschirmtem Gate
DE10056871B4 (de) Feldeffekttransistor mit verbessertem Gatekontakt und Verfahren zur Herstellung desselben
DE102005041108B3 (de) Verfahren zur Herstellung eines Trench-Transistors und Trench-Transistor
DE102007020268B3 (de) Halbleiterbauelement und Verfahren zum Verhindern der Ausbildung von elektrischen Kurzschlüssen aufgrund von Hohlräumen in der Kontaktzwischenschicht
EP1770786A1 (de) Halbleiteranordnung und Verfahren zur Herstellung einer Halbleiteranordnung
EP1859480A1 (de) Herstellung eines traegerscheiben-kontakts in grabenisolierten integrierten soi schaltungen mit hochspannungs-bauelementen
DE3834241A1 (de) Halbleitereinrichtung
DE102010063775B4 (de) Verfahren zur Herstellung eines Halbleiterbauelements mit selbstjustierten Kontaktbalken und Metallleitungen mit vergrößerten Aufnahmegebieten für Kontaktdurchführungen
WO2003019649A2 (de) Leiterbahnanordnung und verfahren zum herstellen einer leiterbahnanordnung
DE112007002739B4 (de) Verfahren zur Herstellung eines Halbleiterbauelements mit Isolationsgraben und Kontaktgraben
DE10164950B4 (de) Verfahren zur Herstellung einer integrierten Halbleiterschaltung
DE10056868A1 (de) Halbleiterbauteil mit verringerter Leitungskapazität und verringertem Übersprechrauschen
EP1706901A1 (de) Integrierte schaltung mit lateraler dielektrischer isolation aktiver bereiche über elektrisch kontaktiertem vergrabenem material und herstellungsverfahren
DE102007052167B4 (de) Halbleiterbauelement und Verfahren zum Einstellen der Höhe einer Gateelektrode in dem Halbleiterbauelement
DE102007063271B4 (de) Verfahren zur Herstellung eines dielektrischen Zwischenschichtmaterials mit unterschiedlichen Abtragsraten während eines CMP-Prozesses
DE10138510B4 (de) Grabenisolation mit selbstjustierender Oberflächenversiegelung und Verfahren zur Herstellung einer solchen Grabenisolation
WO2003046977A2 (de) Isolationsgraben für eine integrierte schaltung und verfahren zu dessen herstellung
DE102012201025B4 (de) Verfahren zur Herstellung von Halbleiterbauelementen mit lokalen Kontakten
DE102009043329A1 (de) Verspannungstechnologie in einer Kontaktebene von Halbleiterbauelementen mittels verspannter leitender Schichten und einem Isolierabstandshalter
DE102006029682B4 (de) Halbleiterstruktur und Verfahren zur Herstellung der Struktur
DE102021100840B4 (de) Finfet-vorrichtung und verfahren
WO2002095820A2 (de) Hohlraumstruktur in einer integrierten schaltung
DE10233421B4 (de) Verfahren zum Ausbilden eines doppelimplantierten Gates

Legal Events

Date Code Title Description
OP8 Request for examination as to paragraph 44 patent law
8172 Supplementary division/partition in:

Ref document number: 10164950

Country of ref document: DE

Kind code of ref document: P

Q171 Divided out to:

Ref document number: 10164950

Country of ref document: DE

Kind code of ref document: P

8364 No opposition during term of opposition
8339 Ceased/non-payment of the annual fee