CN105845713A - 半导体装置 - Google Patents

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Abstract

本发明提供具有超结型构造的半导体装置。本发明的第1方面提供了一种半导体装置，该半导体装置具有由第1导电型柱和第2导电型柱构成的超结型构造，其中包括PN比从超结型构造的第1面侧向第2面侧增加的超结型构造的第1区域，以及与第1区域相接并且与半导体装置的沟道区域相邻的超结型构造的第2区域，第2区域中的PN比小于第1区域的第2面侧端部中的PN比，并且，第2区域的厚度薄于第1区域的厚度。

Description

半导体装置
技术领域
本发明涉及半导体装置。
背景技术
以往，已知在具有超结型构造的半导体装置中，杂质浓度按深度变化(例如，专利文献1～4)。此外，已知在具有超结型构造的半导体装置中，在P型柱及N型柱上设置阶差(例如，参考专利文献5)。
现有技术文献
专利文献
专利文献1：日本特开第2006-66421号公报
专利文献2：国际公开第2011/093473号
专利文献3：日本特开第2008-91450号公报
专利文献4：日本特开第2004-72068号公报
专利文献5：日本特开第2007-300034号公报
发明内容
技术问题
然而，在以往的超结型构造中，不能充分改善相对于PN偏差(n型柱的n型杂质的总量与p型柱的p型杂质的总量的偏差)的耐压和每单位面积导通电阻的权衡。
技术方案
本发明的第1方面提供了一种半导体装置，该半导体装置具有由第1导电型柱和第2导电型柱构成的超结型构造，其中包括从超结型构造的第1面侧朝向第2面侧PN比增加的超结型构造的第1区域，以及与第1区域相接并且与半导体装置的沟道区域相邻的超结型构造的第2区域，第2区域中的PN比小于第1区域的第2面侧端部中的PN比，并且，第2区域的厚度薄于第1区域的厚度。
需要说明的是，上述的发明内容，并未列出本发明的全部特征。此外，这些特征组的子组合也可构成本发明。
附图说明
图1示出实施例1的半导体装置100的构造的截面的一例。
图2示出实施例1的杂质浓度及PN比的梯度的一例。
图3示出比较例1的半导体装置500的构成的一例。
图4示出比较例1的杂质浓度及PN比的梯度的一例。
图5示出比较例2的半导体装置500的构成的一例。
图6示出比较例2的杂质浓度及PN比的梯度的一例。
图7示出比较例3的半导体装置500的构成的一例。
图8示出比较例3的杂质浓度及PN比的梯度的一例。
图9示出相对于PN比的耐压的各构造的比较。
图10示出在各构造中，相对于耐压的导通电阻的比较。
图11A示出实施例2的半导体装置100的构成的一例。
图11B示出实施例2的第1柱倾斜区域13-1的离子注入工序的一例。
图11C示出第2柱倾斜区域13-2的离子注入工序的一例。
图11D示出实施例2的超结型区域10的制造工序的一例。
图11E示出扩散工序后的实施例2的半导体装置100的构成的一例。
图12A示出外延生长后的超结型区域10。
图12B示出沟槽形成工序后的半导体装置100的构成的一例。
图12C示出沟槽埋入后的半导体装置100的构成的一例。
图12D示出阶差区域14中的离子注入工序的一例。
图12E示出热扩散后的半导体装置100的构成的一例。
图13A示出外延生长后的超结型区域10。
图13B示出沟槽形成工序后的半导体装置100的构成的一例。
图13C示出沟槽埋入后的半导体装置100的构成的一例。
图13D示出阶差区域14中的离子注入工序的一例。
图13E示出热扩散后的半导体装置100的构成的一例。
符号说明
10···超结型区域，
11···n型柱，
12···p型柱，
13···柱倾斜区域，
14···阶差区域，
15···离子注入区域，
16···半导体层，
20···漏极区域，
30···沟道区域，
40···栅极和源极区域，
50···超结型区域，
51···n型柱，
52···p型柱，
53···低浓度区域，
54···高浓度区域，
55···柱倾斜区域，
56···低浓度倾斜区域，
57···高浓度倾斜区域，
100···半导体装置，
500···半导体装置
具体实施方式
以下，虽然通过发明的实施方式对本发明进行说明，但是以下的实施方式并不限定权利要求的发明。此外，实施方式中说明的特征的组合并不都是发明的技术方案所必须的。
(实施例1)
图1示出实施例1的半导体装置100的构造的截面的一例。半导体装置100包括超结型区域10、漏极区域20、沟道区域30及栅极和源极区域40。漏极区域20、沟道区域30及栅极和源极区域40仅为一例，本例的构造不限于此。
超结型区域10设置在漏极区域20与沟道区域30之间。超结型区域10包含柱倾斜区域13及阶差区域14。此外，超结型区域10中设有n型柱11及p型柱12。超结型区域10的PN比可设定为总计为1。超结型区域10的PN比是指，超结型区域10中的p型杂质的总量与n型杂质的总量的比。超结型区域10的PN比总计为1时，因为能够将超结型区域10假设视为无掺杂层，因此耐压变高。
n型柱11及p型柱12相对于电流路径在水平方向上相互并列而形成。半导体装置100接通时，在n型柱11中，电流从漏极区域20侧朝向沟道区域30侧流动。因此，半导体装置100的导通电阻很大程度上依赖n型柱11的形状和杂质浓度。另一方面，半导体装置100断开时，从p型柱12扩展的耗尽层使得n型柱11中不流通电流。超结型区域10的耗尽化的方式根据超结型区域10的PN比而变化。
其中，超结型区域10的耐压根据PN偏差而变动，该PN偏差显示超结型区域10的n型柱11的n型杂质的总量与p型柱12的p型杂质的总量的偏差。为了提高可靠性，从而控制超结型区域10的PN比，提高对PN偏差的耐压容限。例如，当在各个深度以PN比＝1形成超结型区域10的整个区域时，超结型区域10在深度方向均匀地耗尽化，电势分布在深度方向上均匀分布。在此情况下，当PN比中产生偏差时，则耐压大大降低。因此，当增大超结型区域10的一部分的PN比时，则对PN偏差的耐压容限变大。另外，在本说明书中，当仅称为"PN比"时，是指任意深度中的PN比。
柱倾斜区域13是n型柱11及p型柱12相对于厚度方向PN比倾斜的区域。通过使n型柱11及p型柱12的形状倾斜而使PN比倾斜。此外，也可以通过使n型柱11及p型柱12的杂质浓度在深度方向上倾斜而使PN比倾斜。在本例中，与n型柱11的宽度从背面侧朝向表面侧减少相对的是，p型柱12的宽度从背面侧朝向表面侧增加。由此，能够取得对PN偏差的耐压容限。特别是在柱间距窄的情况下，效果显著。应予说明，在本说明书中，表面侧是指形成有栅极和源极区域40的表面的一侧，而背面侧是指形成有漏极区域20的表面的一侧。此外，柱的厚度是指，相对于半导体装置100的表面垂直的方向的厚度。柱的宽度是指，与半导体装置100的表面平行的方向的宽度。
在阶差区域14中，n型柱11及p型柱12具有阶差形状。阶差区域14的n型柱11及p型柱12的宽度是恒定的。阶差区域14形成为与柱倾斜区域13相接，并且与沟道区域30相邻。与沟道区域30相邻是指，阶差区域14与沟道区域30可不必相接。但是，优选阶差区域14与沟道区域30相接。阶差区域14的p型柱12，相对于柱倾斜区域13侧面具有凹陷形状。即，阶差区域14为与柱倾斜区域13相比PN比低的区域。阶差区域14的厚度薄于柱倾斜区域13的厚度。例如，阶差区域14的厚度为超结型区域10的厚度的1/4～1/8。
图2示出实施例1的杂质浓度及PN比的梯度的一例。纵轴显示超结型区域10中的杂质浓度及PN比。横轴显示从超结型区域10的表面侧的端部起的深度。另外，在本说明书中，柱的深度方向的杂质浓度是指，沿各深度中柱的宽度的中心的杂质浓度。
深度Dt显示超结型区域10的表面侧的端部，即阶差区域14的表面侧的端部。深度Dc显示柱倾斜区域13与阶差区域14的边界。深度Db显示超结型区域10的背面侧的端部，即柱倾斜区域13的背面侧的端部。即，深度Dt～Dc对应于阶差区域14，深度Dc～Db对应于柱倾斜区域13。
在柱倾斜区域13中，p型柱12的杂质浓度从超结型区域10的背面侧朝向表面侧增加。另一方面，在柱倾斜区域13中，n型柱11的杂质浓度是恒定的。因此，柱倾斜区域13的PN比从背面侧朝向表面侧增加。柱倾斜区域13中PN比的变化可以是连续的，也可以是不连续的。柱倾斜区域13的整个区域中的PN比可设为1。在此情况下，对于柱倾斜区域13的p型柱12及n型柱11，n型柱11的n型杂质浓度的总量与p型柱12中p型杂质浓度的总量相等。此外，在柱倾斜区域13的厚度方向的中心处，PN比可为1。
在阶差区域14中，n型柱11及p型柱12的杂质浓度分别是恒定的。阶差区域14中，n型柱11和p型柱12的杂质浓度相等。阶差区域14的n型柱11的杂质浓度高于柱倾斜区域13的n型柱11的杂质浓度。此外，阶差区域14的p型柱12的杂质浓度高于柱倾斜区域13的p型柱12的杂质浓度。例如，阶差区域14中p型柱12的杂质浓度为，柱倾斜区域13中p型柱12的杂质浓度的1.3倍以上。如上所述，由于阶差区域14中n型柱11和p型柱12的杂质浓度相等，因此阶差区域14的PN比为1。此外，阶差区域14的PN比变得大于柱倾斜区域13的背面侧的端部中的PN比。
另外，阶差区域14与柱倾斜区域13的边界中PN比的阶差设定为与所需耐压对应的值。边界中PN比的阶差，在柱倾斜区域13的PN比为1的情况下，根据柱倾斜区域13的表面侧的端部的PN比决定。例如，400V耐压时，柱倾斜区域13的表面侧的端部的PN比大于1且为1.5以下。此外，600V耐压时，柱倾斜区域13的表面侧的端部的PN比可以大于1且为1.3以下。即，随着耐压变大，减小阶差区域14与柱倾斜区域13的边界中的PN比的阶差即可。
如上所述，对于半导体装置100，提高柱倾斜区域13的表面侧的PN比，同时降低柱倾斜区域13的背面侧的PN比。因此，与使PN比恒定的情况相比，PN偏差容限变大。此外，对于半导体装置100，通过提高阶差区域14中的杂质浓度，使耗尽层难以扩展。因此，半导体装置100能够降低关断时的漏极电压的时间变化率(dv/dt)。作为其结果，能够改善与关断时的开关损耗(Eoff)的权衡关系Eoff-dv/dt。
(比较例1)
图3示出比较例1的半导体装置500的构成的一例。本例的半导体装置500包括由n型柱51及p型柱52构成的超结型区域50。在半导体装置500中，超结型区域50以外的构造与半导体装置100基本相同。本例的超结型区域50具有低浓度区域53及高浓度区域54。
低浓度区域53是与漏极区域20相邻而形成的。在低浓度区域53中，n型柱51及p型柱52具有同样的杂质浓度。即，n型柱51及p型柱52的宽度在低浓度区域53的整个区域中无倾斜而是恒定的。
高浓度区域54是与低浓度区域53的表面侧的端部相接而形成的，并且是与沟道区域30相邻而形成的。高浓度区域54的杂质浓度高于低浓度区域53的杂质浓度。此外，在高浓度区域54中，n型柱51及p型柱52具有恒定的杂质浓度。即，n型柱51及p型柱52的宽度在高浓度区域54的整个区域中无倾斜而是恒定的。
图4示出比较例1的杂质浓度及PN比的梯度的一例。纵轴显示超结型区域50中的杂质浓度及PN比。横轴显示从超结型区域50的表面侧的端部起的深度。
深度Dt显示超结型区域50的表面侧的端部，即高浓度区域54的表面侧的端部。深度Dc显示低浓度区域53与高浓度区域54的边界。深度Db显示超结型区域50的背面侧的端部，即低浓度区域53的背面侧的端部。即，深度Dt～Dc对应于高浓度区域54，深度Dc～Db对应于低浓度区域53。
在低浓度区域53中，n型柱51及p型柱52的杂质浓度是恒定的。此外，在高浓度区域54中，n型柱51及p型柱52的杂质浓度也是恒定的。本例的超结型区域50中，低浓度区域53及高浓度区域54各自的n型柱51和p型柱52的杂质浓度相等。即，在超结型区域50的整个区域中PN比为1。因此，在超结型区域50的整个区域中，n型柱11的n型杂质浓度的总量与p型柱12中的p型杂质浓度的总量相等。例如，高浓度区域54的杂质浓度设定为低浓度区域53的杂质浓度的1.5倍。
如上所述，对于本实施方式的半导体装置500，与低浓度区域53相比在表面侧设置的高浓度区域54的浓度高。由此，半导体装置500的Vd/Vt小。因此，半导体装置500能够改善Eoff-Vd/Vt特性。然而，由于半导体装置500在超结型区域50的整个区域中PN比为1，因此对PN偏差的耐压容限小、雪崩耐量低。
(比较例2)
图5示出比较例2的半导体装置500的构成的一例。本例的半导体装置500包括具有柱倾斜区域55的超结型区域50。柱倾斜区域55中，n型柱51及p型柱52的侧面的形状倾斜。
柱倾斜区域55是与漏极区域20及沟道区域30相邻而形成的。在柱倾斜区域55中，n型柱51从半导体装置500的背面侧朝向表面侧宽度变窄。n型柱51的杂质浓度在柱倾斜区域55中是恒定的。此外，在柱倾斜区域55中，p型柱52从半导体装置500的背面侧朝向表面侧宽度变宽。p型柱52的杂质浓度在柱倾斜区域55中从半导体装置500的背面侧朝向表面侧逐渐变高。
图6示出比较例2的杂质浓度及PN比的梯度的一例。纵轴显示超结型区域50中的杂质浓度及PN比。横轴显示从超结型区域50的表面侧的端部起的深度。本例中，n型柱51的杂质浓度与p型柱52的杂质浓度不同。
深度Dt显示超结型区域50的表面侧的端部。深度Db显示超结型区域50的背面侧的端部。即，深度Dt～Db对应于柱倾斜区域55。
在柱倾斜区域55中，p型柱52的杂质浓度从深度Dt至深度Db逐渐减少。另一方面，在柱倾斜区域55中，n型柱51的杂质浓度在超结型区域50的任意深度中均是恒定的。因此，柱倾斜区域55的PN比从深度Dt朝向Db逐渐减少。
如上所述，对于比较例2的半导体装置500，通过提高表面侧的PN比，并降低背面侧的PN比，使得在断开状态下，中心附近的电场变高。因此，即使在产生PN偏差的情况下，也使超结型区域50的中心附近的电场缓和，因此能够获得耐压容限。然而，对于比较例2的半导体装置500，随着微型化的发展和单元间距变窄，表面侧的电流路径收缩，导通电阻上升。
(比较例3)
图7示出比较例3的半导体装置500的构成的一例。本例的半导体装置500包括具有低浓度倾斜区域56及高浓度倾斜区域57的超结型区域50。比较例3的半导体装置500相当于比较例1及比较例2的构成的组合。
低浓度倾斜区域56为n型柱51及p型柱52的形状相对于深度方向倾斜，且为n型柱51及p型柱52的杂质浓度低的区域。在低浓度倾斜区域56中，相对于n型柱51的宽度从背面侧朝向表面侧减少，p型柱52的宽度从背面侧朝向表面侧增加。
高浓度倾斜区域57为n型柱51及p型柱52的形状相对于深度方向倾斜，且为n型柱51及p型柱52的杂质浓度高于低浓度倾斜区域56的区域。同样在高浓度倾斜区域57中，相对于n型柱51的宽度从背面侧朝向表面侧减少，p型柱52的宽度从背面侧朝向表面侧增加。
图8示出比较例3的杂质浓度及PN比的梯度的一例。纵轴显示超结型区域50中的杂质浓度及PN比。横轴显示从超结型区域50的表面侧的端部起的深度。
深度Dt显示超结型区域50的表面侧的端部，即高浓度倾斜区域57的表面侧的端部。深度Dc显示低浓度倾斜区域56与高浓度倾斜区域57的边界。深度Db显示超结型区域50的背面侧的端部，即低浓度倾斜区域56的背面侧的端部。即，深度Dt～Dc对应于高浓度倾斜区域57，深度Dc～Db对应于低浓度倾斜区域56。
在低浓度倾斜区域56中，n型柱51的杂质浓度在超结型区域50的任意深度中均是恒定的。另一方面，p型柱52的杂质浓度从低浓度倾斜区域56的背面侧朝向表面侧逐渐增加。因此，低浓度倾斜区域56的PN比从低浓度倾斜区域56的背面侧朝向表面侧逐渐增加。另外，在低浓度倾斜区域56中，在比低浓度倾斜区域56的中心靠表面侧的区域，p型柱52的杂质浓度大于n型柱51的杂质浓度。另一方面，在比低浓度倾斜区域56的中心靠近背面侧的区域，p型柱52的杂质浓度小于n型柱51的杂质浓度。
在高浓度倾斜区域57中，n型柱51及p型柱52的杂质浓度分别高于低浓度倾斜区域56中n型柱51及p型柱52的杂质浓度。此外，在高浓度倾斜区域57中，p型柱52的杂质浓度大于n型柱51的杂质浓度。n型柱51及p型柱52的杂质浓度分别是恒定的。此外，在高浓度倾斜区域57中，p型柱52的宽度从背面侧朝向表面侧增加。即，高浓度倾斜区域57的PN比从背面侧朝向表面侧逐渐增加。
如上所述，比较例3的半导体装置500结合了比较例1及比较例2的特征。然而，比较例3中，在半导体装置500的表面侧，由于PN比设定为变高，因此在n型柱51的表面侧耗尽层容易扩展。因此，通过抑制比较例1中在半导体装置500的表面侧耗尽层的扩展来抑制dv/dt的效果较差。因此，比较例3的半导体装置500不能充分改善Eoff-dv/dt的权衡。
图9示出相对于PN比的耐压的各构造的比较。纵轴显示耐压(V)，横轴显示超结型区域整体的PN比的大小。本例中，对于实施例1、比较例1及比较例2的各构造的耐压，使PN比从0.9至1.1按每次变化0.05进行比较。
比较例1中，在PN比0.93～1.07(PN比的幅度:0.14)的范围内，能够达到耐压600V以上。比较例2中，PN比0.92～1.1(PN比的幅度:0.18)范围内，能够达到耐压600V以上。此外，实施例1中，在PN比0.93～1.1(PN比的幅度:0.17)的范围内，能够达到耐压600V以上。因此，比较例1中，能够达到耐压600V的PN比的范围比其他实例窄。比较例1中，PN比产生偏差的情况下的耐压的变化最大。
图10示出在各构造中，相对于耐压的导通电阻的比较。本例中，在使超结型区域的PN比以与图9相同的方式变化的情况下，对实施例1和比较例2的导通电阻(mΩcm2)及耐压(V)进行比较。另外，在任意构造的情况下，n型柱和p型柱的杂质浓度都设定为相同。
实施例1中，在任意PN比的情况下，相对于比较例2导通电阻都较低。因此，比较例2中，在与实施例1相同的PN比范围内虽然能达到耐压600V但其导通电阻高。如上所述，实施例1的半导体装置100能够在较高地维持对PN偏差的耐压容限的同时，达到低的导通电阻。
(实施例2)
图11A～图11E示出采用多层外延方式的制造方法的一例。图11A示出实施例2的半导体装置100的构成的一例。本例的半导体装置100包括采用多层外延方式制造的超结型区域10。
超结型区域10是采用多层外延方式在漏极区域20上形成的。本例的超结型区域10是分5层外延生长的。例如，漏极区域20具有高浓度硅基板。另外，在超结型区域10与漏极区域20之间可形成缓冲层。
柱倾斜区域13是通过最初4层外延生长而形成的。分4层生长的区域分别是第1柱倾斜区域13-1、第2柱倾斜区域13-2、第3柱倾斜区域13-3及第4柱倾斜区域13-4。例如，第1柱倾斜区域13-1～第4柱倾斜区域13-4的PN比分别为0.8、0.9、1.0、1.1。柱倾斜区域13的多层外延的层数可以为偶数层，也可为奇数层。即，多层外延的层数及各层的PN比的组合可以根据所需耐压的大小适当改变。
阶差区域14是通过最后的第5层的外延生长而形成的。阶差区域14的PN比形成为1。虽然本例的阶差区域14是通过1次外延生长形成的，但也可以分层形成。
图11B显示实施例2的第1柱倾斜区域13-1的离子注入工序的一个实例。通过离子注入工序形成离子注入区域15。
第1柱倾斜区域13-1是通过在漏极区域20上外延生长低浓度n型半导体层而形成的。第1柱倾斜区域13-1的膜厚根据所需耐压，使用的装置等决定。例如，第1柱倾斜区域13-1的膜厚为5μm。柱倾斜区域13的各层的膜厚可按各个层变化。
离子注入区域15是在第1柱倾斜区域13-1的表面侧通过对p型杂质进行离子注入而形成的。离子注入区域15通过随后的扩散工序形成第1柱倾斜区域13-1的p型柱12。基本上，p型柱12的中心与离子注入区域15的中心一致。离子注入区域15的剂量根据第1柱倾斜区域13-1的PN比而不同。此外，离子注入区域15的图案可根据第1柱倾斜区域13-1的PN比变化。应予说明，本例中，虽然外延生长n型半导体层，然后进行离子注入以形成p型柱12，但也可以外延生长p型半导体层，然后进行离子注入以形成n型柱11。
图11C示出第2柱倾斜区域13-2的离子注入工序的一例。由于第2柱倾斜区域13-2与第1柱倾斜区域13-1相比PN比大，因此，用比在第1柱倾斜区域13-1形成的离子注入区域15更大的剂量进行离子注入。此外，第2柱倾斜区域13-2中离子注入区域15的图案可以比第1柱倾斜区域13-1中离子注入区域15的图案大。其后，通过重复同样的离子注入工序和外延生长工序，形成第3柱倾斜区域13-3、第4柱倾斜区域13-4及阶差区域14。另外，阶差区域14的外延生长工序中，可形成包含比柱倾斜区域13的外延生长时更高浓度的n型杂质层。
图11D示出实施例2的超结型区域10的制造工序的一例。本例的超结型区域10中显示在柱倾斜区域13及阶差区域14的各层中形成了离子注入区域15的状态。柱倾斜区域13及阶差区域14具有与形成的PN比相应的浓度的离子注入区域15。本例的柱倾斜区域13的各个离子注入区域15从背面侧朝向表面侧杂质浓度逐渐地变高。阶差区域14外延生长为与柱倾斜区域13相比n型杂质浓度更高。此外，阶差区域14可通过高浓度的离子注入而提高n型杂质浓度。
图11E示出扩散工序后的实施例2的半导体装置100的构成的一例。通过半导体装置100的扩散工序，形成n型柱11及p型柱12。本例的n型柱11及p型柱12的侧面具有大致线性的倾斜。即，n型柱11及p型柱12不必一定为如本例所述的构造，只要具有满足设定的第1柱倾斜区域13-1～第4柱倾斜区域13-4的PN比的组合的构造即可。
(实施例3)
图12A～图12E示出采用沟槽埋入方式的制造方法的一例。图12A示出外延生长后的超结型区域10。本例的半导体装置100包括采用沟槽埋入方式制造的超结型区域10。超结型区域10以1层外延生长。
图12B示出沟槽形成工序后的半导体装置100的构成的一例。通过对外延生长后的超结型区域10进行深沟槽蚀刻，形成呈p型柱12的形状的沟槽构造。
图12C示出沟槽埋入后的半导体装置100的构成的一例。在形成的沟槽构造内通过p型外延生长形成p型柱12。p型柱12具有恒定的杂质浓度。此外，p型柱12也可外延生长为具有p型杂质浓度的倾斜。
图12D示出阶差区域14中的离子注入工序的一例。在阶差区域14的规定区域中，注入用于形成n型柱11的n型杂质。由此，使阶差区域14中的n型柱11变化为所期望的形状。
图12E示出热扩散后的半导体装置100的构成的一例。通过使注入到离子注入区域15中的离子热扩散而形成n型柱11。使用这样的制造工序，即使是具有凹陷形状的p型柱12，也能够以沟槽埋入方式制造。在沟槽埋入方式中，外延生长的n型柱11具有相同的杂质浓度。
(实施例4)
图13A～图13E示出采用沟槽埋入方式的制造方法的一例。本例与实施例3的阶差区域14的形成方法不同。
图13A示出第1层外延生长后的超结型区域10。本例的半导体装置100包括采用沟槽埋入方式制造的超结型区域10。超结型区域10以2层外延生长。
图13B示出沟槽形成工序后的半导体装置100的构成的一例。通过对外延生长后的超结型区域10进行深沟槽蚀刻，形成呈p型柱12的形状的沟槽构造。
图13C示出沟槽埋入后的半导体装置100的构成的一例。在形成的沟槽构造内通过p型外延生长形成p型柱12。p型柱12具有恒定的杂质浓度。此外，p型柱12也可外延生长为具有p型杂质浓度的倾斜。此外，在柱倾斜区域13的上表面外延生长作为阶差区域14的半导体层16。
图13D示出阶差区域14中的离子注入工序的一例。在阶差区域14的规定区域中，注入用于形成p型柱12的p型杂质。此外，根据需要也可注入用于形成n型柱11的n型杂质。由此，使阶差区域14中的n型柱11以及p型柱12变化为所期望的形状。
图13E示出热扩散后的半导体装置100的构成的一例。通过使注入到离子注入区域15中的离子热扩散而形成p型柱12。使用这样的制造工序，即使是具有凹陷形状的p型柱12，也能够以沟槽埋入方式制造。在沟槽埋入方式中，外延生长的n型柱11具有相同的杂质浓度。另外，半导体层16也可以具有与n型柱11相同的杂质浓度。
以上，虽然使用实施方式说明了本发明，但本发明的技术的范围并不受限于所述实施方式中记载的范围。对本领域的技术人员而言，能够对所述实施方式施加多种变更或改良是显而易见的。根据权利要求书的记载可知，经过这样的变更或改良后的方案也包含在本发明的保护范围内。
权利要求书、说明书以及附图中所示的装置、系统、程序、以及方法中的动作、步骤、以及阶段等各处理的执行顺序并未特别明确表示为“之前”、“以前”等，此外，应注意，只要在后面的处理中不利用前面的处理的输出，就能够以任意的顺序来实现。有关权利要求、说明书和附图中的动作流程，为了方便说明，即使使用了“首先”、“其次”等进行说明，也不意味着必须按此顺序实施。

Claims (16)

1.一种半导体装置，具有由第1导电型柱和第2导电型柱构成的超结型构造，包括:
所述超结型构造的第1区域，所述第1区域的PN比从所述超结型构造的第1面侧朝向第2面侧增加；
所述超结型构造的第2区域，所述第2区域与所述第1区域相接，并且，与所述半导体装置的沟道区域相邻，
所述第2区域中的PN比小于所述第1区域的所述第2面侧的端部中的PN比，并且所述第2区域的厚度薄于所述第1区域的厚度。
2.如权利要求1所述的半导体装置，其中，所述第2区域的所述第1导电型及所述第2导电型的杂质浓度分别比所述第1区域的所述第1导电型及所述第2导电型的杂质浓度高。
3.如权利要求1或2所述的半导体装置，其中，在所述超结型构造中，所述第2导电型杂质浓度的总量与所述第1导电型杂质浓度的总量相等。
4.如权利要求1或2所述的半导体装置，其中，在所述第2区域中，所述第2导电型杂质浓度与所述第1导电型杂质浓度相等。
5.如权利要求1或2所述的半导体装置，其中，在所述第1区域中，所述第1导电型杂质浓度是恒定的，所述第2导电型杂质浓度从所述第1面侧朝向所述第2面侧增加。
6.如权利要求1或2所述的半导体装置，其中，所述第1区域的PN比连续变化。
7.如权利要求1或2所述的半导体装置，其中，所述第2区域的PN比是恒定的。
8.如权利要求7所述的半导体装置，其中，所述第2区域的PN比为1。
9.如权利要求1或2所述的半导体装置，其中，所述第1区域的所述第2面侧的端部中的PN比大于1且为1.5以下。
10.如权利要求9所述的半导体装置，其中，所述第1区域的所述第2面侧的端部中的PN比大于1且为1.3以下。
11.如权利要求1或2所述的半导体装置，其中，所述第2区域的PN比大于所述第1区域的所述第1面侧的端部中的PN比。
12.如权利要求1或2所述的半导体装置，其中，所述第2区域的所述第2导电型柱的宽度小于所述第1区域的所述第2面侧的端部中的所述第2导电型柱的宽度。
13.如权利要求1或2所述的半导体装置，其中，在所述第2区域中，所述第2导电型柱的宽度是恒定的。
14.如权利要求1或2所述的半导体装置，其中，在所述第1区域中，所述第2导电型柱的宽度从所述第1面侧朝向所述第2面侧变大。
15.如权利要求1或2所述的半导体装置，在所述超结型构造的第1面侧形成有漏极区域，在所述超结型构造的第2面侧形成有栅极和源极区域。
16.如权利要求1或2所述的半导体装置，所述第1导电型为n型，所述第2导电型为p型。
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