CN101388336A - 半导体晶片的制造方法 - Google Patents

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Abstract

本发明提供一种半导体晶片的制造方法。现有的超结结构晶片的制造方法中,需要在半导体晶片的厚度方向上多阶段形成外延层的工序和离子注入工序,工序数量多。而且,pn接合面呈波形,存在耗尽层难以均匀扩展的问题。另一方面,如果采用通过倾斜离子注入而形成一部分柱状半导体层的方法,则难以配置大量的超结结构。根据本发明的制造方法,在半导体衬底上,至少交替进行三次以上n型外延层的形成和蚀刻以及p型外延层的形成和蚀刻,从而利用外延层形成所有半导体层。由此,能够使得各半导体层的杂质浓度曲线均匀,能垂直于晶片表面形成pn接合面。并且,由于能够将各半导体层的宽度形成得较窄,故因杂质浓度提高,从而能够实现高耐压和低电阻。

Description

半导体晶片的制造方法

技术领域

本发明涉及一种半导体晶片的制造方法,特别是涉及下述半导体晶片 的制造方法,该方法能实现耐压高且接通电阻低的半导体晶片的制造工序 的缩短、以及特性提高。

背景技术

作为能实现高耐压和低接通电阻的硅半导体晶片,已知有下述晶片结

构:以柱状设置p型半导体区域和n型半导体区域,并且垂直于晶片表面 地形成多个pn结(例如参照专利文献1 )。

这些晶片结构,通过将p型半导体区域和n型半导体区域的杂质浓度 以及宽度选择为希望的值,能够在施加反向电压时利用pn结实现高耐压。 下面将这种结构称作超结(super junction )结构进行说明。

参照图7和图8说明超结结构晶片的制造方法的一个例子。

参照图7,准备n+型半导体衬底11,在该表面上积层例如61im左右的 n型半导体层(外延层)12'。设置以规定的间隔开口的掩模,注入p型杂 质,形成p型半导体区域13'(图7 (A))。

然后,重复进行例如7次左右的n型半导体层12'的积层(外延生长) 工序、p型杂质的注入工序,形成具有希望厚度(例如42(im左右)的多层 外延层,最后扩散p型杂质,形成交替配置有柱状n型半导体区域12和p 型半导体区域13的超结结构的晶片20 (图7 (B))。

另外,也^^知有下面的方法。

参照图8,例如,在n+型半导体衬底21上以希望的厚度积层n型半导 体层(外延层)22,以n型半导体层以柱状残留的方式形成多个沟道23 (图 8(A))。此后,在露出于沟道23侧壁的n型半导体层22,进行p型杂质的 倾斜离子注入,设置柱状p型半导体区域24 (图8 (B))。进而,在p型半 导体区域24之间埋入绝缘膜25,得到超结结构的晶片30 (图8 (C))。

专利文献l:(日本)国际^^开第02/067333号小册子

在如图7所示获得具有超结结构的晶片的现有方法中,需要沿半导体 晶片的厚度方向多阶段地形成外延层的工序、以及离子注入/扩散工序,从 而存在工序数量增多的问题。

状,所以柱的侧面(pn接合面)呈波形,存在耗尽层难以严格均匀地扩展

的问题。

另一方面,在如图8所示通过倾斜离子注入而形成一部分柱状半导体 层的方法中,为了使通过粒子注入形成的例如p型半导体层的杂质曲线在 晶片垂直方向上均匀,需要如图8 (A)所示扩宽槽的宽度。因此,难以配 置大量的超结构造。

发明内容

本发明鉴于上述课题做出,为了解决上述课题而提供一种半导体晶片 的制造方法,其特征在于,在垂直于半导体晶片表面的方向上形成多个pn 结,并且具备以下工序:准备一导电型半导体衬底并在该半导体衬底上形 成第一外延层的工序;在所述第一外延层形成多条沟道而形成第一半导体 层的工序;形成不同于所述第一外延层的导电型的第二外延层的工序;对 所述第二外延层的整个面进行各向异性蚀刻而形成与所述第一半导体层邻 接的第二半导体层的工序;形成与所述第一外延层相同的导电型的第三外

延层的工序;以及对所述第三外延层的整个面进行各向异性蚀刻而形成与 所述第二半导体层邻接的第三半导体层的工序。

根据本发明,能够获得下述效果。

第一,由于形成超结的p型半导体层以及n型半导体层全部利用外延 生长而形成,所以,能够实现在垂直于半导体晶片表面的方向上杂质浓度 曲线均匀的、p型半导体层和n型半导体层反复配置的结构。由此,能够提 供一种具有耗尽层的扩展均匀的超结的半导体晶片的制造方法。

第二,由于形成超结的半导体层全部是外延层,所以能够垂直于半导 体晶片表面形成pn接合面。在沿半导体晶片的厚度方向多阶段反复进行外 延层形成和离子注入而形成超结结构的情况下,pn接合面实际呈波形,存 在耗尽层难以严格均匀地扩展的问题。但根据本实施方式,pn接合面是垂 直于半导体晶片表面的面,由此也能使得耗尽层的扩展均匀。

第三,由于形成超结的半导体层全部利用外延生长而形成,所以能够

将存在多个pn结的半导体晶片截面上的各半导体层的宽度(短边的长度) 形成为希望的值。

即,与现有技术相比,也能够减小各半导体层的宽度。通过将半导体 层的宽度缩窄,在各半导体层中扩展的耗尽层的夹断宽度也变窄。也就是 说,在维持相同耐压的情况下,通过缩窄半导体层的宽度,从而能够提高 各半导体层的杂质浓度。因此,能够进一步降低在施加正向电压时作为电

流路径的半导体晶片的电阻。

第四,与在半导体晶片的厚度方向上多阶段进行外延生长和离子注入 而形成多个pn结的现有方法相比较,能够减少半导体晶片的制造工序。

附图说明

图1是说明本发明实施方式的半导体晶片的制造方法的剖面图; 图2 (A)、 (B)是说明本发明实施方式的半导体晶片的制造方法的剖 面图;

图3是说明本发明实施方式的半导体晶片的制造方法的剖面图; 图4是说明本发明实施方式的半导体晶片的制造方法的剖面图; 图5是说明本发明实施方式的半导体晶片的制造方法的剖面图; 图6是说明本发明实施方式的半导体晶片的制造方法的剖面图; 图7 (A)、 (B)是说明现有的半导体晶片制造方法的剖面图; 图8(A) ~ (C)是说明现有的半导体晶片制造方法的剖面图。

附图标记说明 1半导体村底

2'第一外延层 2第一半导体层 3沟道层 4'第二外延层 4第二半导体层 5'第三外延层 5第三半导体层

M掩模

Wl第一半导体层宽度

W2第二半导体层宽度 Wt沟道宽度 dl、 d2第二外延层厚度 d3第三外延层厚度 e'其他外延半导体层 e其他半导体层

具体实施方式

参照图1至图6,以半导体衬底是n型硅半导体衬底的情况为例对本发 明的实施方式进行详细说明。

本发明的半导体晶片的制造方法包括:准备一导电型半导体衬底并在 该半导体衬底上形成第一外延层的工序;在所述第一外延层形成多条沟道 而形成第一半导体层的工序;形成不同于所述第一外延层的导电型的第二 外延层的工序;对所述第二外延层的整个面进行各向异性蚀刻而形成与所

述第一半导体层邻接的第二半导体层的工序;形成与所述第一外延层相同 的导电型的第三外延层的工序;以及对所述第三外延层的整个面进行各向 异性蚀刻而形成与所述第二半导体层邻接的第三半导体层的工序。

第一工序(图1):准备一导电型半导体衬底并在半导体衬底上形成第 一外延层的工序。

首先,准备杂质浓度为1 x 10^cn^左右的高浓度n型硅半导体衬底1。 在半导体衬底l上,利用外延生长法形成n型外延层2'作为第一外延层。 本工序中n型外延层2'的厚度即为半导体晶片的超结的厚度。n型外延层 2'的杂质浓度例如是1 x 1016011-3左右、厚度例如是40fmi左右。

第二工序(图2):在第一外延层形成多条沟道而形成第一半导体层的 工序。

在n型外延层2'的表面设置具有希望的开口宽度的掩模,对n型外延 层2'进行干蚀刻(图2 (A))。

由此,例如形成深度为使得半导体衬底1露出的多条沟道3。干蚀刻既 可以一直进行直到半导体衬底1露出,也可以在沟道3的底部残留n型外

延层2'。在本实施方式中,以下表示半导体衬底1露出的情况。

沟道3的开口宽度Wt均是例如30(im左右。由此,在图2所示的截面 中形成彼此分离开的多个例如柱状n型第 一半导体层2。半导体晶片表面的 图案也可为长条形。第一半导体层2的宽度W1例如是8(im左右(图2(B))。

在形成沟道3之后,例如在IIO(TC进行十分钟的热氧化,此后利用湿 蚀刻将其热氧化膜除去,再除去由于沟道蚀刻而形成的破坏层。

第三工序(图3):形成不同于第一外延层的导电型的第二外延层的工序。

在半导体衬底i上,利用外延生长法形成导电型与第一外延层2'(第 一半导体层2)相反的第二外延层(p型外延层)4'。另外,第二工序中, 如果第一外延层(n型外延层2')残留在沟道3的底部,则在残留的n型外 延层2'上形成p型外延层4'。 p型外延层4'的杂质浓度例如是1 x 1016cm-3 左右。

p型外延层4'覆盖柱状第一半导体层2的侧面以及上表面而形成,在此

为覆盖在露出于第一半导体层2之间的半导体衬底1上而形成。另外,p型

外延层4'在第一半导体层2侧面的厚度(半导体衬底1的水平方向上的厚

度dl )和第一半导体层2上表面或者半导体衬底1表面的厚度d2大致相等。

第四工序(图4):对第二外延层的整个面进行各向异性蚀刻而形成与 第 一半导体层邻接的第二半导体层的工序。

在不设置掩模的情况下,对p型外延层4'的整个面进行各向异性蚀刻。 通过一直进行蚀刻直到第一半导体层2之间的半导体衬底1露出,将覆盖 第一半导体层2上表面的p型外延层4'也除去,从而露出第一半导体层2 的上表面。另外,在第二工序中,如果第一外延层2'残留在沟道3的底部, 则进行蚀刻直到残留的第一外延层2'露出。这种情况下,在最终结构中也 在沟道3的底部残留第一外延层2'。

另一方面,不除去第一半导体层2侧面的p型外延层4',由此,形成 与第一半导体层2的两侧邻接的柱状p型第二半导体层4。第二半导体层4 的宽度W2为p型外延层4'的厚度dl ( =d2),在此为8pm左右。另外, 根据特性的不同,可以适当选择第 一半导体层2的宽度Wl和第二半导体层 4的宽度W2。如果宽度变窄则杂质浓度变高,所以能够实现高耐压以及低 电阻。

另外,在本实施方式中,本工序中在相邻(相对)的第二半导体层4 之间形成沟道形的空间部S。

第五工序(图5):形成与第一外延层相同的导电型的第三外延层的工序。

进而,在半导体衬底1上,利用外延生长法形成导电型与第一外延层 2'相同的第三外延层(n型外延层)5'。 n型外延层5'的杂质浓度例如是 1><1016011-3左右,厚度d3是8pm左右。

n型外延层5'覆盖在柱状第二半导体层4的侧面、上表面及第一半导体 层2的上表面而形成。在相邻的第二半导体层4之间埋入n型外延层5'。 即,在这种情况下,将n型外延层5'的厚度d3设为相邻第二半导体层4之 间(最后形成的沟道状空间部S (参照图4))的距离的二分之一的厚度, 由此,在第二半导体层4之间埋入n型外延层5'。在本实施方式中,表示 第三外延层3'被埋入空间部S (参照图4)的情况。但是,不需要将第三外 延层3'完全地埋入空间部S中,也可以不将厚度d3设为空间部S的宽度的 二分之一 。即,也可以在空间部S中保留间隙。

第六工序(图6):对第三外延层的整个面进行各向异性蚀刻而形成与 第二半导体层邻接的第三半导体层的工序。

在不设置掩模的情况下对n型外延层5'的整个面进行各向异性蚀刻。 通过一直进行蚀刻直到第一半导体层2和第二半导体层4上表面露出,从 而形成与第二半导体层4的两侧相邻的柱状n型第三半导体层5。第三半导 体层5的宽度W3与第一半导体层2的宽度W1相等。即,在第二工序中, 考虑第一半导体层2 (第三半导体层)的宽度W1以及第二半导体层4的宽 度W2,适当选择沟道3的宽度Wt,从而能够利用外延层形成所有的柱状 半导体层。

由此,能够形成在垂直于半导体晶片表面的方向上具有多个pn结(由 p型半导体层和n型半导体层形成的超结)的所谓超结结构的半导体晶片 10。

另外,在本实施方式中,第一半导体层2、第二半导体层4以及第三半 导体层5能够利用外延生长法形成,其厚度能够自由控制。因此,也能够 将第一至第三外延层2'、 4'、 5'的厚度形成得较薄。由此,第一半导体层2、 第二半导体层4以及第三半导体层5分别能将在图6所示截面即半导体晶

片10的多个pn结露出的截面中的长边与短边之比即纵橫比设为10: 1等。 这也就意味着,相对于半导体晶片10厚度方向的长度(长边),第一半导 体层2、第二半导体层4以及第三半导体层5的宽度W1、 W2、 W3(短边)

非常窄。

在各半导体层的宽度W1、 W2、 W3狭窄的情况下,由于杂质浓度增高, 所以临界电场强度变高,能够实现高耐压和低电阻。

另外,由于第一至第三半导体层2、 4、 5全部都是外延层,所以半导 体晶片IO的深度方向上的杂质浓度曲线均匀,与通过离子注入而形成的超 结结构的情况相比,能够使得耗尽层的扩展均匀。

进而,由于第一至第三半导体层2、 4、 5全部都是外延层,所以能够 将pn接合面垂直于半导体晶片IO的表面而形成。如图7所示,如果在半 导体晶片的厚度方向上多阶段反复进行外延层的形成和离子注入而形成超 结结构,则pn接合面实际上呈波形,从而存在耗尽层难以严格均匀地扩展 的问题。但是,在本实施方式中,pn接合面成为垂直于半导体晶片表面的 面,由此也能够均匀地进行耗尽层的扩展。

另外,在图6中,以第三半导体层5被埋设在第二半导体层4之间而 完成半导体晶片10的情况为例进行了说明,但在沟道3的开口宽度Wt较 宽的情况下,也可以进一步反复操作而形成柱状半导体层。

即,通过反复进行上述第三工序到第6工序,反复进行形成其他外延 层(例如p型外延层)的工序和蚀刻该外延层的工序,从而交替且邻接地 形成其他柱状半导体层。

即,在形成第三半导体层5之后,形成p型外延层并对p型外延层进 行蚀刻,从而形成其他柱状p型半导体层。也可以进一步形成n型外延层 并对n型外延层进行蚀刻,从而形成其他柱状n型半导体层,还可以以这 些半导体层交替的形式进一步形成p型半导体层和n型半导体层。

另外,如果在第二工序中第一外延层2'残留在沟道3的底部,则在以 后的工序中形成柱状p型半导体层或者柱状n型半导体层时,进行蚀刻直 到残留在沟道3底部的第一外延层2'露出。

这样,本实施方式的半导体晶片制造方法中,在半导体衬底1上至少 交替进行三次以上n型外延层的形成和蚀刻以及p型外延层的形成和蚀刻, 从而利用外延层形成所有的柱状半导体层。

由于所有的柱状半导体层由外延层形成,所以能够将它们的宽度形成 为希望的宽度。即,由于也能够缩窄各半导体层的宽度,提高杂质浓度, 所以能够实现高耐压和低阻力。

另外,由于各半导体层的杂质浓度曲线变得均匀,pn接合面相对于半 导体晶片IO的表面垂直地形成,所以能够均匀地进行耗尽层的扩展,能够 提供一种充分利用超结结构的特性的半导体晶片的制造方法。

以上,在本实施方式中,以使用n型半导体衬底作为半导体村底1的 情况为例进行了说明,但也可以是p型硅半导体衬底。而且,以在第一工 序中形成n型半导体层(外延层)的情况为例进行了说明,但即使是p型 半导体层也能同样地实施。

Claims (4)

1. 一种半导体晶片的制造方法,其特征在于,在垂直于半导体晶片表面的方向上形成多个pn结,并且具备以下工序:准备一导电型半导体衬底并在该半导体衬底上形成第一外延层的工序;在所述第一外延层形成多条沟道而形成第一半导体层的工序;形成不同于所述第一外延层的导电型的第二外延层的工序;对所述第二外延层的整个面进行各向异性蚀刻而形成与所述第一半导体层邻接的第二半导体层的工序;形成与所述第一外延层相同的导电型的第三外延层的工序;以及对所述第三外延层的整个面进行各向异性蚀刻而形成与所述第二半导体层邻接的第三半导体层的工序。
2. 如权利要求1所述的半导体晶片的制造方法,其特征在于,在形成 所述沟道后,利用热氧化将破坏层除去。
3. 如权利要求1所述的半导体晶片的制造方法,其特征在于,具有形 成其他外延层的工序以及对该其他外延层的整个面进行各向异性蚀刻的工 序,以导电型交替的方式形成彼此相邻的其他半导体层。
4. 如权利要求3所述的半导体晶片的制造方法,其特征在于,所述第 一半导体层、所述第二半导体层、所述第三半导体层以及所述其他半导体 层,在垂直于所述半导体晶片表面的方向上杂质浓度曲线均匀。
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