CN102623349B - 具有超结结构的半导体器件及其制造方法 - Google Patents

具有超结结构的半导体器件及其制造方法 Download PDF

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Abstract

一种具有超结结构的半导体器件包括：在电流流动方向上延伸的多个第一柱(4)；和在电流流动方向上延伸的多个第二柱(5)。第一柱(4)和第二柱(5)在交替方向上交替地设置。每个第一柱(4)提供漂移层。第一柱(4)和第二柱(5)在其间具有边界，在截止状态的情况下耗尽层从该边界延展。第一柱(4)和第二柱(5)中的至少一个具有杂质剂量，该杂质剂量在交替方向上随位置变化而是不均匀的。

Description

具有超结结构的半导体器件及其制造方法
本申请是申请日为2007年1月31日、申请号为200710007374.6、发明名称为“具有超结结构的半导体器件及其制造方法”的申请的分案申请。
技术领域
本发明涉及一种具有超结结构的半导体器件以及制造具有超结结构的半导体器件的方法。
背景技术
超结MOSFET的衬底是通过在晶体管形成区中重复地设置一种PN柱对而构成的，例如在JP-A-2004-146689中所公开的。作为其结果，与常规MOSFET相比，通过减少漂移电阻可以减少导通电阻并可以进行高速转换。
尽管可以进行高速转换，但是在从导通状态向截止状态转换时，漏极和源极之间的电流会突然中断。因此，漏极和源极之间的电压急剧增长，因而发生如击穿鲁棒性(breakdown robustness amount)退化、产生无线电噪声等问题。
此外，具有超结结构的MOSFET例如在美国专利申请公报No.2005-0035401中公开了。这种超结结构是通过交替地设置构成PN柱对的N型杂质区和P型杂质区而构成的。与常规MOSFET相比，通过减少漂移电阻而减少了导通电阻并可以进行高速转换。
然而，在该超结MOSFET中，PN柱对立即被耗尽。因此，与常规MOSFET相比，尽管在高电压操作下可以进行高速转换，但是在从导通状态向截止状态转换时，漏极和源极之间的电流会突然中断。因此，漏极和源极之间的电压大大增加，因而发生如产生无线电噪声、击穿鲁棒性退化、恢复特性下降等问题。
因此，需要一种半导体器件，在从导通状态向截止状态转换时可以限制电压的急剧升高。
发明内容
鉴于上述问题，本发明的目的是提供一种具有超结结构的半导体器件。本发明的另一目的是提供一种制造具有超结结构的半导体器件的方法。
根据本公开内容的第一方案，提供了一种用于制造具有超结结构的半导体器件的方法，该方法包括：制备具有第一导电类型的半导体衬底；在该衬底中形成多个沟槽，其中每个沟槽具有沿着第一方向的恒定宽度，并且其中沿着该第一方向相邻的两个沟槽之间的距离至少包括第一距离和第二距离；在该衬底上形成具有第二导电类型的外延膜，从而用该外延膜填充所述沟槽；并且对其上形成所述外延膜的该衬底一侧进行平坦化，其中在该衬底的有源区中形成所述多个沟槽，其中该衬底的夹在两个沟槽之间的对应于所述第一距离的部分在所述第一方向上提供第一宽度，并且该衬底的夹在两个沟槽之间的对应于所述第二距离的另一部分在所述第一方向上提供第二宽度，其中所述第一宽度不同于所述第二宽度，其中该衬底的所述部分提供一晶体管单元且该衬底的所述另一部分提供另一晶体管单元，以及其中完全耗尽该衬底的所述部分的定时不同于完全耗尽该衬底的所述另一部分的定时，以使所述晶体管单元与所述另一晶体管单元不同时关断。
附图说明
从下面参照附图的详细说明将使本发明的上述和其他目的、特征和优点变得更加显而易见。附图中：
图1是示出根据第一实施方式的半导体器件的剖面图；
图2是示出图1中所示器件的超结结构的部分放大的剖面图；
图3是示出在转换情况下图1所示器件中的电压波形和电流波形的曲线；
图4是示出根据第二实施方式的半导体器件的剖面图；
图5是示出图4所示器件中的超结结构的部分放大的剖面图；
图6是示出根据第三实施方式的半导体器件的剖面图；
图7是示出图6中所示器件中的超结结构的部分放大的剖面图；
图8-11是解释图6所示半导体器件的制造方法的剖面图；
图12是解释图6所示半导体器件的另一制造方法的剖面图；
图13是示出根据第四实施方式的半导体器件中的超结结构的部分放大的剖面图；
图14是示出图13中的超结结构的耗尽层的部分放大的剖面图；
图15是示出根据第四实施方式的改型的半导体器件中的超结结构的部分放大的剖面图；
图16是示出根据第三实施方式的第一改型的另一半导体器件的剖面图；
图17是示出根据第三实施方式的第二改型的另一半导体器件的透视图；
图18是示出杂质表面浓度的偏差和击穿电压之间的关系的曲线；
图19是示出作为第一实施方式的对比例的半导体器件的剖面图；
图20-22是示出图19所示器件中的耗尽层的部分放大的剖面图；
图23是示出在转换情况下图19所示器件的电压波形和电流波形的曲线；
图24是示出根据第五实施方式的半导体器件的剖面图；
图25是示出沿着图24中的线XXV-XXV截取的器件的剖面图；
图26A和26B是示出图25所示器件中的耗尽层的剖面图；
图27A和27B是示出作为第五实施方式的对比例的没有桥接部分的半导体器件中的耗尽层的剖面图；
图28-29和31-32是说明制造图25所示器件的方法的剖面图；
图30是说明图25所示器件的制造方法的透视图；
图33是示出根据第六实施方式的半导体器件的剖面图；以及
图34是示出作为第五实施方式的对比例的没有桥接部分的半导体器件的透视图。
优选实施方式
(第一实施方式)
下面将根据附图介绍体现本发明的第一实施方式。
图1是本实施方式中的半导体器件的纵向剖面图。这种半导体器件是垂直型MOSFET，并且电流在纵向流动。即，纵向是电流的流动方向，并且横向是垂直于电流的流动方向的方向。
硅层2形成在N+硅衬底1上，并且N型硅层3形成在硅层2上。通过这种叠层结构体构成半导体衬底。在半导体衬底的硅层2中，在横向上相邻地和交替地设置在纵向延伸的N型杂质区(N柱)4以及同样在纵向延伸的P型杂质区(P柱)5。柱对(PN柱对)由N型杂质区4和P型杂质区5构成。因此，形成超结结构。在导通状态时，PN柱对中的N型杂质区4变为漂移层，并且有电流流动。在截止状态时，耗尽层从N型杂质区4和P型杂质区5的界面扩展。
在上述N型硅层3中，形成P型的沟道形成区6，以便达到P型杂质区5。N型源区7形成在P型沟道形成区6内的表面层部分中。在用于露出N型硅层3的上表面上的P型沟道形成区6的部分中，穿过作为栅绝缘膜的栅氧化物膜8形成栅极9。用氧化硅膜10覆盖栅极9。在N型硅层3的上表面上形成源极11。这个源极11电连接到源区7和沟道形成区6。漏极12形成在N+硅衬底1的下表面(后表面)上。
在源极11设置为地电位和给漏极12施加正电位的状态下，通过给栅极9施加正电位来使晶体管导通。在晶体管导通状态时，如图1所示，电流从漏极12穿过N+硅衬底1、N型杂质区4、N型区(3)、沟道形成区6中与栅极9相对的部分(反型层)以及源区7流向源极11。
另一方面，当从晶体管导通状态(其中源极11设置为地电位，漏极12设置为正电位，并且栅极9设置为正电位的状态)将栅极9设置为地电位时，该晶体管截止。如图2所示，耗尽层从N型杂质区4和P型杂质区5的界面处扩展。
这里，在本实施方式中，半导体衬底中的晶体管的有源区(晶体管形成区)中的PN柱对的横向中的杂质剂量在不同位置上是不均匀的。即，横向上的两个区域4、5的杂质的总量(剂量)根据位置不同而设置为不同。具体地，在图1中，每个N型杂质区4的宽度W4设置为恒定，并且每个P型杂质区5的宽度W5也设置为恒定。N型杂质区4的杂质浓度设置为三类：N1、N2、N3，并且P型杂质区5的杂质浓度设置为三类：P1、P2、P3。
这样，每个N型杂质区4的宽度W4相等地设置，并且每个P型杂质区5的宽度W5也相等地设置。此外，N型杂质区4的杂质浓度和P型杂质区5的杂质浓度根据横向上的位置而不同地设置。这样，横向上的PN柱对的杂质剂量根据位置是不均匀的。
因此，如图2所示，在该图中用虚线所示的耗尽层的扩展速度根据杂质浓度的不同而不同(浓度越低，扩展速度越快)，并且P型和N型的杂质剂量的平衡根据位置不同而不同。因此，用于完全耗尽PN柱对的时间在表面(横向)内是不同的，并且防止所有PN柱同时截止。结果是，如图3所示，减少了在从导通状态转换为截止状态时的相对于漏极和源极之间的电流Ids的改变率(dI/dt)，并且可阻止从导通状态向截止状态转换时漏极和源极之间的电压Vds的跳增(jumping-up)。
图19是用于对比的超结MOSFET中的纵向剖面图。在图19中，仅由杂质浓度N1的N型杂质区(N柱)4和杂质浓度P1的P型杂质区(P柱)5构成的一种PN柱对设置在有源区(晶体管形成区)中。超结结构由相同结构(N1和P1)的PN柱对构成，而与位置无关。在从晶体管的导通状态向截止状态(关断时间)转换时，如图20所示，在开始耗尽成形之后，在每个柱对中类似地推进耗尽成形。如图21所示，在每个柱对中类似地进一步进行耗尽成形。如图22所示，在每个柱对中同时完成耗尽成形。在这个操作中，如图23所示，在从导通状态向截止状态转换时，相对于漏极和源极之间的电流的改变率(dI/dt)很大，并且产生了漏极和源极之间的电压Vds的跳增。
与此相比，在本实施方式中，超结结构由杂质浓度为N1、N2、N3的N型杂质区(N柱)4和杂质浓度为P1、P2、P3的P型杂质区(P柱)5构成。因此，超结结构由两种或以上的PN柱对构成。这样，可以形成相邻PN柱对的多种组合，并且P型和N型的杂质剂量的平衡根据有源区(晶体管形成区)中的位置而不同。这样，在从晶体管导通状态向截止状态转换时(截止时间)，用于完全耗尽PN柱对的时间在晶体管形成面(横向)内可以被偏移。因此，防止了所有晶体管单元被同时截止。这样，如图3所示，可以在从导通状态向截止状态切换时阻止漏极和源极之间的电压Vds跳增。即，通过使用杂质剂量不同的两种或以上的PN柱可以使完全耗尽成形的时间在有源区中被偏移。因此，相对于漏极和源极之间的电流Ids的改变率(dI/dt)减小了，并且可以防止漏极和源极之间的电压Vds跳增。
根据上述实施方式，可以获得以下效果。
在具有超结结构的半导体器件(垂直型MOSFET)中，在半导体器件的有源区中的横向的柱对的杂质剂量根据位置而是不均匀的。相应地，用于完全耗尽由N型杂质区4和P型杂质区5构成的柱对(PN柱对)的时间在从导通状态向截止状态转换时(关断时)在横向上被偏移。因此，可以限制在从导通状态向截止状态转换时电压的跳增。
此外，在一般的功率MOSFET中，增加栅极电阻，以限制在转换时产生的无线电噪声，因而使栅极输入波形对处理这种噪声不敏感。然而，增加了产生的热量，并且限制了产品的紧凑度。此外，在超结MOSFET中，在完全耗尽形成时的电压跳增成为问题。因此，只通过栅极波形控制对无线电噪声不能采取任何措施。与此相比，通过使柱对的杂质剂量根据位置而不同，可以减少超结元件中的无线电噪声。此外，在不增加产生的热量的情况下可以实现这种减少。
(第二实施方式)
下面以区别于第一实施方式的不同点作为重点来介绍第二实施方式。
图4是代替图1的本实施方式的半导体器件的纵向剖面图。这种半导体器件也是垂直型MOSFET，并且具有超结结构。
恒定地设置每个N型杂质区4的宽度W4，并且也恒定地设置每个P型杂质区5的宽度W5。N型杂质区4的杂质浓度设置为三种：N1、N2、N3，而P型杂质区5的杂质浓度设置为一种P1。即，图4不同于图1之处在于：N型杂质区(N柱)4的浓度是三种：N1、N2、N3，并且P型杂质区(P柱)5的浓度是一种P1。
这样，相等地设置每个N型杂质区4的宽度W4，并且相等地设置每个P型杂质区5的宽度W5。此外，相等地设置每个P型杂质区5的杂质浓度，N型杂质区4的杂质浓度根据横向上的位置而不同地设置。这样，柱对的横向上的杂质表面浓度在不同位置上是不同的。
由此，如图5所示，在从晶体管的导通状态向截止状态转换时(关断时)，对于由本图中的虚线所示的耗尽层的扩展，完全耗尽PN柱对的时刻在晶体管形成面(横向)内可以被偏移。因此，可以限制在从导通状态向截止状态转换时电压的跳增。
这样，还可以只改变N型杂质区(N柱)4的杂质浓度，或者还可以只改变P型杂质区(P柱)5的杂质浓度。
(第三实施方式)
下面将以不同于第一实施方式的区别点作为重点来介绍第三实施方式。
图6是代替1的本实施方式的半导体器件的纵向剖面图。这种半导体器件也是垂直型MOSFET，并具有超结结构。
将N型杂质区4的杂质浓度设置为一种N1，并且将P型杂质区5的杂质浓度设置为一种P1。恒定地设置每个P型杂质区5的宽度W5，并且将N型杂质区4的宽度W4设置为三种。
这样，相等地设置每个N型杂质区4的杂质浓度，并且也相等地设置每个P型杂质区5的杂质浓度。此外，相等地设置每个P型杂质区5的宽度W5，并且N型杂质区4的宽度W4根据横向上的位置而不同地设置。因此，柱对的横向上的杂质表面浓度根据位置而是不均匀的。
由此，如图7所示，在从晶体管的导通状态向截止状态转换时(关断时)，对于由本图中的虚线所示的耗尽层的扩展，完全耗尽PN柱对的时刻可以在晶体管形成面(横向)内被偏移。因此，可以限制在从导通状态向截止状态转换时电压的跳增。
接下来，将解释具有这种超结结构的半导体衬底的制造方法。
如图8所示，制备作为N型半导体衬底的N型硅晶片20。如图9所示，通过在晶片表面内使用掩模21相对于晶片20进行离子刻蚀，形成沟槽22。在形成该沟槽时，均匀地(恒定地)设置沟槽22的凹槽宽度Wt，并将其余宽度Ws设置为两种或以上。
之后，如图10所示，在N型硅晶片20上形成P型外延膜23，并且用外延膜23掩埋沟槽22。然后，对N型硅晶片20的主表面一侧(上面一侧)，即外延膜23的上表面一侧进行抛光和平坦化。进行这种抛光，直到露出硅晶片20为止。此外，如图11所示，在N型硅晶片20的上表面上形成N型外延膜24。通过将离子注入到N型硅晶片20的上表面中还可以形成N型表面硅层，而不是在N型硅晶片20的上表面上形成N型外延膜24。
此外，对N型硅晶片20的后表面(下表面)进行抛光，直到沟槽22的附近为止，并且将N+硅衬底粘接到这个抛光面上。还可以通过从N型硅晶片20的后表面(下表面)注入离子而将N+硅层形成在N型硅晶片20的后表面上，而不用抛光N型硅晶片20的后表面和粘接硅衬底。
图6所示的垂直型MOSFET是通过利用以这种方式形成的半导体衬底(具有超结结构的半导体衬底)来制造的。即，形成P型沟道形成区6、N型源区7、栅氧化物膜8、栅极9、氧化硅膜10、源极11和漏极12。这样，完成了图6的超结MOSFET。
作为另一种制造方法，如图12所示，还可以通过使用离子注入(和扩散)重复形成N型外延膜4a、4b、4c、4d、4e和P型杂质区5来形成PN柱对。即，N型外延膜4a形成在N+硅衬底1上，并且在这个N型外延膜4a的预定区域中形成P型杂质区5。随后，在N型外延膜4a上形成N型外延膜4b，并在这个N型外延膜4b中形成P型杂质区5。之后，重复这个工艺并在纵向上延伸和设置N型杂质区4和P型杂质区5。
此外，还可以改变凹槽宽度Wt而不是改变图9中的其余宽度Ws。即，其余宽度Ws也可以设置为均匀的(恒定地设置)，并且还可以将沟槽22的凹槽宽度Wt设置为两种或更多种。
(第四实施方式)
接着，将以区别于第一实施方式的不同点为重点来介绍第四实施方式。
图13示出本实施方式中的PN柱对。其他结构与图1中的相同，并省略其说明。
在第一到第三实施方式中，在柱单元(杂质区单元)中改变剂量。然而，在本实施方式中，在柱内在纵向上形成杂质剂量差。即，半导体器件的有源区中的纵向(电流的流动方向)Z中的柱对的杂质剂量根据位置(即深度)而是不均匀的。
具体地说，N型杂质区4的杂质浓度被设置为一种N1，并且P型杂质区5的杂质浓度被设置为一种P1。相对于N型杂质区4的纵向Z上的宽度W4(Z)在下端部最宽，并且朝着上侧线性地变窄。相对于P型杂质区5的纵向Z上的宽度W5(Z)在下端部最窄，并且朝着上侧线性地变宽。
这样，相等地设置每个N型杂质区4的杂质浓度，并且相等地设置每个P型杂质区5的杂质浓度。此外，相对于N型杂质区4的纵向上的宽度W4以及相对于P型杂质区5的纵向上的宽度W5根据纵向上的位置(深度)而被不同地设置。这样，柱对的纵向上的杂质剂量根据位置而是不均匀的。
这样，如图14所示，在从晶体管的导通状态向截止状态转换时(关断时)，相对于由本图中的虚线所示的耗尽层的扩展，完全耗尽PN柱对的时刻可以根据电流流动方向而偏移。因此，减少了在从导通状态向截止状态转换时的电流的改变率，并且可以限制电压的跳增。
如图15而不是图13所示，N型杂质区4的纵向上的宽度和P型杂质区5的纵向上的宽度也可以根据纵向上的位置而被不同地设置。此外，相对于区域4、5的横向上的宽度(图15中的P型杂质区5的横向上的宽度)也可以在每个区域4、5(图15中的每个P型杂质区5)中被不同地设置。在图15中，P型杂质区5的横向上的宽度在每个区域5中被不同地设置。然而，N型杂质区4的横向上的宽度在每个区域4中也可以被不同地设置，或者相对于N型杂质区4和P型杂质区5的横向上的宽度也可以在两个各自区域4、5中被不同地设置。
上述实施方式还可以如下进行设置。
还可以使用通过在高杂质浓度硅衬底1中叠置低杂质浓度的硅层2形成的外延晶片，并且还可以将体衬底作为图1中的硅晶片，等等。
此外，作为PN柱(N型杂质区4和P型杂质区5)的制造方法，还可以在沟槽形成之后通过从沟槽侧壁注入离子来掩埋沟槽。此外，在沟槽形成之后在沟槽中掩埋掺杂杂质的材料(例如氧化物)，以及通过热处理从掺杂杂质的材料向沟槽侧壁一侧扩散杂质的方法也可以用作PN柱的制造方法。另外，作为PN柱的制造方法，还可以只通过离子注入和扩散而不形成沟槽来形成柱。
作为在垂直于电流的流动方向相对于位置使柱对的杂质剂量非均匀化的方法，就广义而言，N型杂质区4的宽度W4、P型杂质区5的宽度W5、N型杂质区4的杂质浓度以及P型杂质区5的杂质浓度中的至少一个可以根据在垂直于电流的流动方向的方向上的位置而被不同地设置。
前面已经将平面型MOSFET作为例子进行了说明，但是在凹型和沟槽型中也可以获得类似的效果。图16示出了在沟槽栅型MOSFET的情况下的一个例子。在图16中，N型源区31形成在P型硅层30的表面层部分中。在P型硅层30中，形成沟槽32，以便穿过源区31和P型硅层30。栅极34穿过栅氧化物膜33形成在沟槽32中。用氧化硅膜35覆盖栅极34，并且在其上形成源极36。此外，在衬底1的后表面上形成漏极37。
此外，上述实施例还可以适用于横向MOSFET。图17示出在横向MOSFET的情况下的一个例子。在图17中，P型沟道形成区41形成在N型硅衬底40的上表面上的表面层部分中。N型源区42形成在这个沟道形成区41内的表面层部分中。栅极44穿过栅氧化物膜43形成在衬底40的上表面上的沟道形成区41的露出部分中。此外，在N型硅衬底40的上表面上与P型沟道形成区41分离的位置上的表面层部分中形成N+漏区45。P型沟道形成区41和N+漏区45分别形成为带状，并且平行地以恒定间隔形成。
在横向(电流的流动方向)延伸的N型杂质区46和同样在横向(电流的流动方向)延伸的P型杂质区47在P型沟道形成区41和N+漏区45之间相邻地交替地设置在N型硅衬底40的上表面上的表面层部分中。
这里，例如，相等地设置每个N型杂质区46的杂质浓度，并且相等地设置每个P型杂质区47的杂质浓度。相等地设置每个N型杂质区46的宽度W46，并且P型杂质区47的宽度W47根据横向(更特别是，图17中的Y方向)上的位置而被不同地设置。这样，柱对的横向(特别是，图17中的Y方向)上的杂质剂量根据位置而是不均匀的。
此外，除了MOSFET之外，上述实施例还可以应用于IGBT和二极管。
在前面的说明中，第一导电类型是N型，而第二导电类型是P型。然而，相反地，第一导电类型也可以是P型，并且第二导电类型也可以是N型。
接着，将论述在杂质剂量根据位置不同而不均匀时杂质剂量的最优化。
图18示出杂质剂量和元件耐压之间的关系。
在图18中，使用元件结构不同的结构1、2，并且通过不同地设置结构1、2(例如，将图4的结构和图6的结构设置为结构1、2)中的杂质剂量来进行耐压测量。更具体地说，例如，在一种半导体器件中进行耐压测量，在该半导体器件中，在图4的结构中被设置为三种浓度N1、N2、N3的所有部分都被设置为浓度N1。在其中所有这些部分都被设置为浓度N2的半导体器件中进行耐压测量。在其中所有这些部分都被设置为浓度N3的半导体器件中进行耐压测量。此外，例如，在图6的结构中，在其中在图6的结构中被设置为三种宽度W4(小)、W4(中等)、W4(大)的所有部分都被设置为宽度W4(小)的半导体器件中进行耐压测量。在其中所有这些部分都被设置为宽度W4(中等)的半导体器件中进行耐压测量。在所有这些部分被被设置为宽度W4(大)的半导体器件中进行耐压测量。
在图18中，即使在元件耐压正向地和负向地偏移时，即，从达到最大元件耐压的杂质剂量向高杂质剂量和低杂质剂量中的任何一侧偏移时，也会减小元件耐压。相应地，还示出了大致左右对称的特性。即使在元件结构改变时，这种趋势也是相同的。
因此，当将杂质剂量设置为两种值时，达到耐压最大值的杂质剂量被设置为参考值，并且选择性地确定正向地和负向地等量偏移并大致具有相等耐压的两个点。具体地，例如，在图18中，两种杂质剂量α1、α2从达到最大耐压的杂质剂量正向地和负向地进行等量偏移，并被设置。这样，在不用局部地减少元件耐压的情况下就可以减小关断时的电压跳增。即，当元件耐压只根据位置而减小时，存在在击穿时引起电流集中并导致元件击穿的可能性。然而，通过选择性地确定大致具有相等耐压的两个点，避免了电流集中，并且在不使电流集中的情况下可以在击穿时间防止元件击穿。
当将杂质剂量设置为三种或更多种值时，从等量地正向和负向偏移的两个点以及由这两个点夹持区域选择性地确定杂质剂量。具体地说，例如，在图18中，对于三种杂质剂量α1、α2、α3，杂质剂量α1、α2从达到最大耐压的杂质剂量正向地和负向地进行等量偏移，并被设置。杂质剂量α3设置在由杂质剂量α1、α2夹持的区域中。杂质剂量α3优选被居中地设置在由杂质剂量α1、α2夹持的区域中。类似地，在图18中，对于四种杂质剂量β1、β2、β3、β4，杂质剂量β1、β2从达到最大耐压的杂质剂量正向地和负向地等量偏移，并被设置。杂质剂量β3、β4设置在由杂质剂量β1、β2夹持的区域中。杂质剂量β3、β4优选设置为在由杂质剂量β1、β2夹持的区域中被三等分的杂质剂量。类似地，在图18中，对于五种杂质剂量α1、α2、α3、α4、α5，杂质剂量α1、α2从达到最大耐压的杂质剂量正向地和负向地等量偏移并被设置。杂质剂量α3、α4、α5设置在由杂质剂量α1、α2夹持的区域中。杂质剂量α3、α4、α5优选设置为在由杂质剂量α1、α2夹持的区域中被四等分的杂质剂量。
所述三种或多种还包括连续变化的一种。
如上所述，在上述的每个实施方式中，在杂质剂量被设置为两个值以使杂质剂量根据位置不同而不同，并且具有相等偏移量的杂质剂量关于达到最大耐压的杂质剂量而被设置在高杂质剂量一侧和低杂质剂量一侧时，可以防止元件耐压局部地减小。此外，在上述每个实施方式中，当杂质剂量被设置为三种或多种值以使杂质剂量随着位置不同而不同，并且具有相等偏移量的杂质剂量关于达到最大耐压的杂质剂量而被设置在高杂质剂量一侧和低杂质剂量一侧，而且其余杂质剂量被设置在其间夹持的区域中时，可以防止元件耐压局部地减小。
(第五实施方式)
下面将参照附图介绍用于体现本发明的第五实施方式。
图24是本实施方式中的半导体器件的纵向剖面图。这种半导体器件是垂直型MOSFET，并且电流在纵向流动。即，纵向是电流的流动方向，并且横向是垂直于电流流动方向的方向。
图25是沿着图24的线XXV-XXV截取的横向剖面图，并示出超结结构部分中的剖面的结构。
在图24中，硅层2形成在N+硅衬底1上，并且N型硅层3形成在硅层2上。半导体衬底由这种叠层结构体构成。在半导体衬底的硅层2中，在纵向延伸的N型杂质区(N柱)4和同样在纵向延伸的P型杂质区(P柱)5在横向上相邻地和交替地设置。柱对(PN柱对)由N型杂质区4和P型杂质区5构成。这样，形成了超结结构。在导通状态时，PN柱对中的N型杂质区4变为漂移层，并有电流流动。在截止时，耗尽层从N型杂质区4和P型杂质区5的界面扩展。
在上述N型硅层3中，形成P型沟道形成区6，以便到达P型杂质区5。在P型沟道形成区6内的表面层部分中形成N型源区7。在用于露出N型硅层3的上表面上的P型沟道形成区6的部分中，穿过作为栅极绝缘膜的栅氧化物膜8形成栅极9。用氧化硅膜10覆盖栅极9。源极11形成在N型硅层3的上表面上。这个源极11电连接到源区7和沟道形成区6。漏极12形成在N+硅衬底1的下表面(后表面)上。
在源极11设置为地电位并且向漏极12施加正电位的状态下，通过向栅极9施加正电位而使晶体管导通。在晶体管导通状态时，如图24所示，电流从漏极12穿过N+硅衬底1、N型杂质区4、N型区(3)、在沟道形成区6中与栅极9相对的部分(反型层)以及源区7流向源极11。
另一方面，当栅极9设置为地电位时，晶体管从晶体管导通状态(其中源极11设置为地电位和漏极12设置为正电位，并且栅极9设置为正电位)变为截止。耗尽层从N型杂质区4和P型杂质区5的界面扩展。
这里，在本实施方式中，如图25所示，构成晶体管的有源区中的柱对的N型杂质区(N柱)4和P型杂质区(P柱)5形成为其剖面形状为带状，并且被交替地平行设置在同一方向(Y方向)上。此外，彼此相邻的N型杂质区(N柱)4桥接起来。即，对于相邻的N型杂质区(N柱)4，以预定间隔形成恒定宽度的桥接部分213。更具体地说，桥接部分213规则地设置在芯片内，即在图25的平面X-Y中。此外，桥接部分213的宽度Wb被设置为夹持在被桥接的杂质区4之间的杂质区5的宽度Wa或更小(Wb≤Wa)。此外，对于相邻的杂质区4，在杂质区4的延伸方向(Y方向)上设置多个桥接部分213，并且桥接部分213之间的长度L根据位置而被设置为不同值。即，在图25中，桥接部分213的设置间隔被设置为长度L1、L2、L3(L1<L2<L3)。这样，周期性地改变PN柱对的横向上的杂质剂量(区域4、5的杂质总量)。
当不设置桥接部分213时(当相邻N型杂质区4不被桥接时)，如图27A所示，在从晶体管的导通状态向截止状态转换时(关断时)在柱对中推进耗尽成形。如图27B所示，在柱对中同时完成耗尽成形(立即进行耗尽成形)。在这个操作中，如图23所示，在从导通状态向截止状态转换时，相对于漏极和源极之间的电流Ids的改变率(dI/dt)很大，并且产生了漏极和源极之间的电压Vds的跳增。
与此相比，在本实施方式中，设置了桥接部分213(相邻的N型杂质区4桥接)，并且在从晶体管的导通状态向截止状态转换时(关断时)，在如图26A所示的柱对中推进耗尽成形。如图26B所示，在该柱对中不同时完成耗尽成形。在由桥接部分213中的阴影所示的区域S中，当在其他区域中完成耗尽成形时，其并没有完成耗尽成形(在芯片内有意地偏移完全耗尽成形的定时)。这样，在从晶体管的导通状态向截止状态转换时(关断时)，可以在晶体管面内控制完全耗尽PN柱对的定时。因此，如图3所示，减少了关于漏极和源极之间的电流Ids的改变率(dI/dt)，并可以阻止在从导通状态向截止状态转换时漏极和源极之间的电压Vds的跳增。
即，通过形成桥接部分213使PN柱对的杂质剂量在桥接部分213及其周围不平衡，并且耗尽成形的定时也不同。防止了在元件面内瞬时进行完全耗尽成形。此外，可以阻止在转换时产生噪声，并且可以改善恢复特性和内置二极管的耐击穿量。
下面将介绍具有这种超结结构的半导体衬底的制造方法。
如图28所示，制备作为N型半导体衬底的N型硅晶片20。如图29所示，通过使用掩模21在晶片面内相对于晶片20进行刻蚀(干法刻蚀或湿法刻蚀)，在同一方向(图25的Y方向)上以恒定的剩余宽度Ws形成恒定凹槽宽度Wa的沟槽22。当形成该沟槽时，该沟槽形成为在深度方向(图25的Y方向)上具有晶体管区域的长度或者更长。
在本实施方式中，如图30所示，在形成沟槽22的工艺中，沟槽22平行地设置并间断地延伸，并且桥接部分213，即用于不挖掘沟槽的区域部分地设置在晶体管区域内。桥接部分213的宽度Wb相对于沟槽的宽度Wa设置成以下关系：Wb≤Wa，从而不会大大减小器件耐压。即，当形成间断地延伸的沟槽22时，相对于该沟槽中断的部分(桥接部分213)的宽度Wb被设置为沟槽22的宽度Wa或更小。
此外，当形成间断地延伸的沟槽22时，即，当形成作为图25中的P型杂质区5的沟槽22时，在相对于沟槽中断的部分(桥接部分213)和相对于沟槽连续的部分当中，根据位置而不同地设定相对于沟槽连续的部分的长度L。
之后，如图31所示，在N型硅晶片20上形成P型外延膜23，并且通过外延膜23掩埋沟槽22。之后，对N型硅晶片20的主表面一侧(上表面侧)，即外延膜23的上表面一侧进行抛光和平坦化。进行这种抛光，直到露出硅晶片20为止。外延膜23的上表面一侧也可以通过回刻代替抛光来进行平坦化。此外，如果控制外延生长以便使外延膜23的上表面平坦化，则外延之后的平坦化处理可以被设置为是不必要的。
此外，如图32所示，在N型硅晶片20的上表面上形成N型外延膜24。还可以通过在N型硅晶片20的上表面上注入离子来形成N型表面硅层，而不是在N型硅晶片20的上表面上形成N型外延膜24。
此外，对N型硅晶片20的后表面(下表面)进行抛光，直到沟槽22的附近为止，并将N+硅衬底粘接到这个抛光面上。还可以代替对N型硅晶片20的后表面进行抛光以及N+硅衬底的粘接，而是通过从N型硅晶片20的后表面上(下表面)注入离子，来将N+硅层形成在N型硅晶片20的后表面上。
通过使用用这种方式形成的半导体衬底(具有超结结构的半导体衬底)来制造图24所示的垂直型MOSFET。即，形成P型沟道形成区6、N型源区7、栅氧化物膜8、栅极9、氧化硅膜10、源极11和漏极12。这样，完成了图24的超结MOSFET。
这里，将论述在上述制造工艺中利用沟槽的外延的沟槽形成工艺和掩埋工艺。
在图34中，在中等和高耐压(例如200到300V或更大)的器件中，壁部分100的纵横比(H/W)变大。例如，在600V的耐压时纵横比为“5”到“10”，并且在超过1000V的耐压时纵横比为“5”到“10”或更大。关于沟槽的长度(L)，沟槽形成得比晶体管区域长。因此，在用于处理大电流的功率器件的情况下，这个长度在大约1mm到十mm和几mm的范围内。因此，存在沟槽壁100倾斜并在沟槽掩埋之前在晶片运输时和清洗时突然倒下(fall)的可能性。而且，由于增加了对沟槽壁的倾斜和突然倒下的担心，因此不可能形成达到晶片直径的长沟槽。因此，迫使形成符合芯片尺寸的沟槽。
在这个实施方式中，在形成条形沟槽22之后，通过外延生长掩埋沟槽22。然而，当形成条形沟槽22时，如图30所示，通过在晶体管区域内部分地设置桥接部分(用于不挖掘沟槽的区域)213，可以避免在沟道掩埋之前沟槽壁223倾斜和突然倒下。这样，可以在晶片面内的整个区域中形成相同设计的PN柱对，并且形成与芯片尺寸无关的衬底沟槽。
根据上述实施方式，可以获得以下效果。
(1)在具有超结结构的半导体器件(垂直型MOSFET)中，形成了在垂直于电流流动方向的面上为带状的构成半导体器件的有源区的柱对的N型杂质区(N柱)4和P型杂质区(P柱)5，如图25所示，并且它们在相同方向上被交替地平行设置。将相邻的N型杂质区(N柱)4桥接起来。相应地，如图26A和26B所示，在从导通状态向截止状态转换时(关断时)，完全耗尽由N型杂质区(N柱)4和P型杂质区(P柱)5构成的柱对(PN柱对)的定时在垂直于电流流动方向的面上、在N型杂质区(N柱)4的桥接部分213及其周围被偏移。这样，可以限制从导通状态向截止状态转换时电压的跳增。
(2)作为具有超结结构的半导体衬底的制造方法，包括第一工艺和第二工艺。如图29和30所示，在第一工艺中，通过在N型硅晶片20中进行刻蚀来平行地设置恒定凹槽宽度Wa的沟槽22，以便使其在同一方向上以恒定的剩余宽度Ws间断地延伸。如图31所示，在第二工艺中，在N型硅晶片20上形成P型外延膜23，并且通过这个外延膜23掩埋沟槽22。相应地，可以很容易地获得用于上述(1)的半导体器件的衬底。此外，在制造中，沟槽形成之后的壁部分的纵横比变大，并且在使用外延生长进行掩埋之前，壁容易倾斜且容易突然倒下。然而，在本实施方式中，平行地设置恒定凹槽宽度Wa的沟槽22，以便以恒定的剩余宽度Ws在同一方向上间断地延伸。因此，可以防止沟槽壁倾斜和突然倒下。因而，可以在晶片面内的整个区域中形成同样设计的PN柱对，并且可以形成与芯片尺寸无关的衬底沟槽。
(3)特别是，在(1)中，如图25所示，将桥接部分213的宽度Wb设置为在被桥接的N型杂质区4之间夹持的P型杂质区5的宽度Wa或更小。因而，由图26B中的附图标记S表示的区域减小了，并且可以防止器件的耐压过分减小。因此，在上述第一工艺中形成间断地延伸的沟槽22时，将相对于沟槽中断的部分(桥接部分213)的宽度Wb设置为沟槽22的宽度Wa或更小就足够了。
此外，如图25所示，相对于相邻的N型杂质区4，在N型杂质区4的延伸方向上设置多个桥接部分213，并且桥接部分213之间的长度L根据位置不同而被不同地设置。相应地，可以通过周期性地改变桥接部分之间的长度来设置桥接部分213，并且还可以在垂直于电流流动方向的面上不规则地设置桥接部分213。这样，可以在有源区内进行偏移耗尽成形定时(耗尽成形定时被逐渐偏移等)的最优化，并获得更大的效果。因此，当在上述第一工艺中形成间断地延伸的沟槽22时，将相对于沟槽中断的部分(桥接部分213)和相对于沟槽连续的部分当中的相对于沟槽连续的部分的长度L根据位置而不同地设置就足够了。
(第六实施方式)
下面以区别于第五实施方式的不同点为重点来介绍第六实施方式。
本实施方式被设置成如图33而非图25所示的结构。
在图33中，桥接部分213作为桥接部分213的形成位置而被周期性地设置，并且将桥接部分213的宽度Wb设置成按照Wb1、Wb2、Wb3(Wb1<Wb2<Wb3)的顺序依次增加。
即，相对于相邻的N型杂质区4，在N型杂质区4的延伸方向(Y方向)上设置多个桥接部分213，并且桥接部分213的宽度Wb根据位置而被不同地设置。因此，当在上述第一工艺中形成间断地延伸的沟槽22时，在相对于沟槽中断的部分(桥接部分213)和相对于沟槽连续的部分当中，相对于沟槽中断的部分(桥接部分213)的宽度Wb根据位置而被不同地设置。这样，可以使用于在每个桥接部分中在横截面(垂直于电流的流动方向的面)上进行完全耗尽成形的定时偏移。这样，可以进行偏移耗尽相邻桥接部分的定时的最优化(耗尽相邻桥接部分的定时被逐渐偏移，等)，并获得更大的效果。
关于被桥接的N型杂质区4，如在第五实施方式中所述的，可以相对于相邻的杂质区4，在杂质区4的延伸方向设置多个桥接部分213，并且桥接部分213之间的长度L还可以根据位置而被不同地设置。此外，如在第六实施方式中解释的，桥接部分213的宽度Wb也可以根据位置而被不同地设置。因此，可以进行更加详细的设计。
上述实施方式还可以进行如下设置。
在图25等中，相邻的N型杂质区(N柱)4被桥接，但是相邻的P型杂质区(N柱)5也可以被桥接。
在前面的说明中，第一导电类型是N型，并且第二导电类型是P型。然而，相反地，第一导电类型也可以是P型，并且第二导电类型也可以是N型。即，在图24中，柱对中的P柱也可以设置为作为P沟道MOSFET的漂移区。
此外，前面已经作为例子解释了平面型MOSFET，但是在凹型和沟槽型中也可以获得相同的效果。
此外，除了MOSFET之外，上述实施例还可以应用于IGBT和二极管。
上述公开内容具有以下方面。
根据本公开内容的第一方案，具有超结结构的半导体器件包括：具有第一导电类型并在电流流动方向上延伸的多个第一柱；和具有第二导电类型并在电流流动方向上延伸的多个第二柱。第一柱和第二柱在垂直于电流流动方向的交替方向上交替地设置，从而提供该超结结构。每个第一柱提供漂移层，在导通状态的情况下用于使电流流过。第一柱和第二柱在第一柱和第二柱之间具有边界，在截止状态的情况下耗尽层从该边界延展。第一柱和第二柱中的至少一个具有杂质剂量，该杂质剂量在交替方向上随着位置不同而是不均匀的。
当该器件从导通状态向截止状态转换时，完全耗尽第一和第二柱的定时在交替方向随着位置不同而是有偏差的。因此，当器件转换到截止状态时，电压跳动减少了。
或者，每个第一柱可以具有第一杂质浓度，并且每个第二柱可以具有第二杂质浓度。第一杂质浓度和第二杂质浓度中的至少一个随着交替方向上的位置而变化。
或者，每个第一柱可以具有在交替方向上的第一宽度，并且每个第二柱可以具有在交替方向上的第二宽度。第一宽度和第二宽度中的至少一个随着交替方向上的位置而变化。
或者，每个第一柱可以具有在交替方向上的第一宽度，并且第一宽度在交替方向上随着位置变化而是恒定的。每个第二柱可以具有在交替方向上的第二宽度，第二宽度在交替方向上随着位置变化而是恒定的。每个第一柱可具有第一杂质浓度，每个第二柱可具有第二杂质浓度。第一杂质浓度和第二杂质浓度在交替方向上随着位置变化而变化。
或者，每个第一柱可具有在交替方向上的第一宽度，并且第一宽度在交替方向上随位置变化而是恒定的。每个第二柱可具有在交替方向上的第二宽度，并且第二宽度在交替方向上随位置变化而是恒定的。每个第一柱可具有第一杂质浓度，每个第二柱可具有第二杂质浓度。第一杂质浓度在交替方向上随着位置变化而变化，并且第二杂质浓度在交替方向上随着位置变化而是恒定的。
或者，每个第一柱可具有第一杂质浓度，并且第一杂质浓度在交替方向上随位置变化而是恒定的。每个第二柱可具有第二杂质浓度，并且第二杂质浓度在交替方向上随着位置变化是恒定的。每个第一柱可具有在交替方向上的第一宽度，并且每个第二柱可具有在交替方向上的第二宽度。第一宽度在交替方向上随着位置变化而变化，第二宽度在交替方向上随位置变化而是恒定的。
或者，第一柱和第二柱的杂质剂量中的至少一个可包括第一剂量和第二剂量。在杂质剂量中的所述之一是预定最佳杂质剂量时，该器件具有最大击穿电压。第一剂量比该最佳杂质剂量高预定值。第二剂量比该最佳杂质剂量低预定值。在这种情况下，器件的击穿电压提高了，即，防止器件的击穿电压局部地减小。
或者，第一柱和第二柱的杂质剂量中的至少一个可包括第一剂量、至少一个中间剂量和第二剂量。当杂质剂量中的所述之一是预定最佳杂质剂量时，该器件具有最大击穿电压。第一剂量比该最佳杂质剂量高预定值。第二剂量比该最佳杂质剂量低预定值。中间剂量被设置在第一剂量和第二剂量之间的区域中。
或者，该器件可以是垂直型MOSFET或者横向型MOSFET。
根据本公开内容的第二方案，具有超结结构的半导体器件包括：具有第一导电类型并在电流流动方向上延伸的多个第一柱；和具有第二导电类型并在电流流动方向上延伸的多个第二柱。第一柱和第二柱在垂直于电流流动方向的交替方向上交替地设置，从而提供超结结构。每个第一柱提供漂移层，在导通状态的情况下用于使电流流过。第一柱和第二柱在第一柱和第二柱之间具有边界，在截止状态的情况下耗尽层从该边界延展。第一柱和第二柱中的至少一个具有杂质剂量，该杂质剂量在电流流动方向上随着位置不同而是不均匀的。
当该器件从导通状态向截止状态转换时，完全耗尽第一和第二柱的定时在电流流动方向随着位置不同而是有偏差的。因此，当器件转换到截止状态时，电压跳动减少了。
或者，每个第一柱可具有第一杂质浓度，且第一杂质浓度随着交替方向上的位置不同而是恒定的。每个第二柱可具有第二杂质浓度，且第二杂质浓度随着交替方向上的位置不同而是恒定的。每个第一柱可具有在交替方向上的第一宽度，并且每个第二柱可具有在交替方向上的第二宽度。第一宽度和第二宽度在电流流动方向上随位置而变化。
根据本公开内容的第三方案，用于制造具有超结结构的半导体器件的方法包括：制备具有第一导电类型的半导体衬底；在该衬底中形成多个沟槽，其中每个沟槽具有沿着第一方向的恒定宽度，并且其中沿着第一方向相邻的两个沟槽之间的距离至少包括第一距离和第二距离；在衬底上形成具有第二导电类型的外延膜，从而用该外延膜填充这些沟槽；以及对其上形成外延膜的衬底一侧进行平坦化。
上述方法提供了该半导体器件，其中当该器件转换到截止状态时，减小了电压跳动。
根据本公开内容的第四方案，具有超结结构的半导体器件包括：具有第一导电类型并在电流流动方向上延伸的多个第一柱；和具有第二导电类型并在电流流动方向上延伸的多个第二柱。第一柱和第二柱在垂直于电流流动方向的交替方向上交替地设置，从而提供超结结构。每个第一柱提供漂移层，在导通状态的情况下用于使电流流过。第一柱和第二柱在第一柱和第二柱之间具有边界，在截止状态的情况下耗尽层从该边界延展。第一柱和第二柱中的每一个在垂直于电流流动方向的平面上具有条形平面图案。第一柱和第二柱中的至少一种具有桥接部分，该桥接部分连接一个第一或第二柱和相邻的第一或第二柱。
当该器件从导通状态向截止状态转换时，完全耗尽第一和第二柱的定时在交替方向随着位置不同而是有偏差的。因此，当器件转换到截止状态时，减少了电压跳动。
或者，第一柱和第二柱中的另一种可具有沿着交替方向的宽度。桥接部分具有沿着条形平面图案的延伸方向的宽度，所述延伸方向垂直于交替方向，并且桥接部分的宽度小于第一柱和第二柱中所述另一种的宽度。在这种情况下，提高了器件的击穿电压。
或者，桥接部分可以包括多个桥接元件。桥接元件具有沿着垂直于交替方向的条形平面图案的延伸方向在一个桥接元件和相邻桥接元件之间的距离，并且桥接元件的该距离随着位置而变化。在这种情况下，桥接元件可以周期性地设置或随机设置，从而对完全耗尽第一和第二柱的定时进行最优化。这样，当器件向截止状态转换时，有效地减小了电压跳动。
或者，桥接部分可包括多个桥接元件。每个桥接元件具有沿着垂直于交替方向的条形平面图案的延伸方向的宽度，并且桥接元件的宽度随位置而变化。
根据本公开内容的第五方案，用于制造具有超结结构的半导体器件的方法包括：制备具有第一导电类型的半导体衬底；在该衬底中形成多个沟槽，其中每个沟槽具有沿着第一方向的恒定宽度，其中这些沟槽在沿着第一方向相邻的两个沟槽之间具有恒定距离，并且其中每个沟槽在垂直于第一方向的第二方向上间断地延伸；在衬底上形成具有第二导电类型的外延膜，从而用该外延膜填充这些沟槽。
上述方法提供半导体器件，其中当该器件转换到截止状态时减少了电压跳动。此外，由于这些沟槽在相邻两个沟槽之间具有恒定距离，并且每个沟槽在第二方向上间断地延伸，因此可以防止沟槽壁倾斜。
或者，沟槽可具有断开部分，沟槽在该断开部分停止延伸。断开部分具有沿着第二方向的宽度，并且断开部分的宽度小于沟槽的恒定宽度。
或者，沟槽可具有多个断开部分，沟槽在该断开部分停止延伸。断开部分具有沿着第二方向、在一个断开部分和相邻断开部分之间的距离，并且断开部分的该距离随位置而变化。
或者，这些沟槽可具有多个断开部分，沟槽在断开部分停止延伸。每个断开部分具有沿着第二方向的宽度，并且断开部分的宽度随位置而变化。
尽管已经参照本发明的优选实施例介绍了本发明，但是应该理解的是，本发明不限于这些优选实施例和结构。本发明意欲覆盖各种修改和等效设置。此外，尽管优选所述各种组合和结构，但是包括更多的、更少的或仅仅单个元件的其他组合以及结构也都包括在本发明的精神和范围内。

Claims (1)

1.一种用于制造具有超结结构的半导体器件的方法，该方法包括：
制备具有第一导电类型的半导体衬底(20)；
在该衬底(20)中形成多个沟槽(22)，其中每个沟槽(22)具有沿着第一方向的恒定宽度，并且其中沿着该第一方向相邻的两个沟槽(22)之间的距离至少包括第一距离和第二距离；
在该衬底(20)上形成具有第二导电类型的外延膜(23)，从而用该外延膜(23)填充所述沟槽(22)；并且
对其上形成所述外延膜(23)的该衬底(20)一侧进行平坦化，
其中在该衬底的有源区中形成所述多个沟槽，
其中该衬底(20)的夹在两个沟槽(22)之间的对应于所述第一距离的部分(4)在所述第一方向上提供第一宽度(Ws)，并且该衬底(20)的夹在两个沟槽(22)之间的对应于所述第二距离的另一部分(4)在所述第一方向上提供第二宽度(Ws)，
其中所述第一宽度(Ws)不同于所述第二宽度(Ws)，
其中该衬底(20)的所述部分(4)提供一晶体管单元且该衬底(20)的所述另一部分(4)提供另一晶体管单元，以及
其中完全耗尽该衬底(20)的所述部分(4)的定时不同于完全耗尽该衬底(20)的所述另一部分(4)的定时，以使所述晶体管单元与所述另一晶体管单元不同时关断。
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