CN109994538A - 一种半导体超结功率器件 - Google Patents

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Abstract

本发明属于半导体功率器件技术领域，具体公开了一种半导体超结功率器件，包括半导体衬底，在所述半导体衬底上形成的超结MOSFET单元和IGBT结构，IGBT结构的集电极区从半导体衬底的顶部引出接集电极。本发明的一种半导体超结功率器件能够实现电子和空穴双载流子导电，提高半导体超结功率器件的输出电流密度。

Description

一种半导体超结功率器件
技术领域
本发明属于半导体功率器件技术领域，特别是涉及一种具有电子和空穴双载流子导电的半导体超结功率器件。
背景技术
现有技术的一种半导体超结功率器件的剖面结构如图1所示，包括半导体衬底底部的漏区50，漏区50通过漏极接触金属层58接漏极；位于半导体衬底顶部的源区53和体区52，源区53和体区52通过源极接触金属层57接源极；位于漏区50和体区52之间的漂移区51，柱状掺杂区59与漂移区51之间形成pn结结构，体区52位于源区53和漂移区51之间，位于体区52内且介于源区53和漂移区51之间的电流沟道，以及控制所述电流沟道开启和关断的栅极结构，栅极结构包括栅介质层54和栅极55。现有技术的半导体超结功率器件在开启时是在源区53与漏区50之间形成电子载流子电流，这种单一载流子的输出电流密度难以再持续增加。随着半导体集成电路技术的不断发展，如何进一步提高半导体超结功率器件的输出电流密度，已成为本领域技术人员亟需解决的问题。
发明内容
有鉴于此，本发明的目的是提供一种半导体超结功率器件，以解决现有技术中如何进一步提高半导体超结功率器件的输出电流密度的技术问题。
为达到本发明的上述目的，本发明提供了一种半导体超结功率器件，包括：
半导体衬底；
在所述半导体衬底上形成的至少一个超结MOSFET单元，所述超结MOSFET单元包括：位于所述半导体衬底中的n型源区和p型体区，所述n型源区和所述p型体区从所述半导体衬底的顶部引出接源极；位于所述半导体衬底中的n型漏区，所述n型漏区从所述半导体衬底的底部引出接漏极；位于所述半导体衬底中的介于所述n型漏区和所述p型体区之间的n型漂移区；位于所述半导体衬底中的至少一个第一p型柱状掺杂区，所述第一p型柱状掺杂区与所述n型漂移区之间形成pn结结构；位于所述p型体区内且介于所述n型源区和所述n型漂移区之间的电流沟道；控制所述电流沟道开启和关断的栅极结构；
位于所述半导体衬底中的至少一个p型集电极区，所述p型集电极区从所述半导体衬底的顶部引出接集电极，所述p型集电极区、所述n型漂移区、所述p型体区、所述n型源区与所述栅极结构之间形成绝缘栅场效应晶体管结构。
可选的，所述第一p型柱状掺杂区位于所述p型体区下方并与所述p型体区连接。
可选的，所述p型集电极区下方设有与所述p型集电极区连接的第二p型柱状掺杂区。
可选的，所述p型集电极区环绕包围所述超结MOSFET单元，或者所述p型集电极区位于所述超结MOSFET单元的一侧或者两侧。
可选的，所述集电极与所述漏极电性连接。
可选的，所述半导体衬底内设有栅极沟槽，所述栅极结构设于所述栅极沟槽中，所述栅极结构包括栅介质层和控制栅极。
可选的，所述栅极结构还包括绝缘介质层和屏蔽栅极。
可选的，所述控制栅极设于所述栅极沟槽的上部两侧，所述屏蔽栅极由所述绝缘介质层与所述控制栅极和所述n型漂移区隔离。
可选的，所述p型集电极区和所述超结MOSFET单元之间设有分压结构。
可选的，所述分压结构为场板或者为场限环，或者用来电荷匹配的交替排布的p柱和n柱，或者为填充有多晶硅的沟槽结构。
本发明提供的一种半导体超结功率器件，在半导体衬底上形成有超结MOSFET单元和p型集电极区，p型集电极区从半导体衬底的顶部引出接集电极，这样能够方便p型集电极区的制造；同时，p型集电极区、n型漂移区、p型体区、n型源区和栅极结构之间形成横向的绝缘栅场效应晶体管(Insulated Gate Bipolar Transistor，IGBT)结构。本发明的一种半导体超结功率器件在开启时，在超结MOSFET单元中形成电子载流子电流，在IGBT结构中形成电子载流子和空穴载流子双载流子电流，从而本发明的一种半导体超结功率器件能够实现电子载流子和空穴载流子双载流子电流，这能够在大幅提高半导体超结功率器件的输出电流密度。
附图说明
为了更加清楚地说明本发明示例性实施例的技术方案，下面对描述实施例中所需要用到的附图做一简单介绍。显然，所介绍的附图只是本发明所要描述的一部分实施例的附图，而不是全部的附图，对于本领域普通技术人员，在不付出创造性劳动的前提下，还可以根据这些附图得到其他的附图。
图1是现有技术的一种半导体超结功率器件的一个实施例的剖面结构示意图；
图2是本发明提供的一种半导体超结功率器件的第一个实施例的剖面结构示意图；
图3是本发明提供的一种半导体超结功率器件的输出电流曲线示意图；
图4是本发明提供的一种半导体超结功率器件的第二个实施例的剖面结构示意图；
图5是本发明提供的一种半导体超结功率器件的第三个实施例的剖面结构示意图。
具体实施方式
为使本发明的目的、技术方案和优点更加清楚，以下将结合本发明实施例中的附图，通过具体方式，完整地描述本发明的技术方案。显然，所描述的实施例是本发明的一部分实施例，而不是全部的实施例，基于本发明的实施例，本领域普通技术人员在没有做出创造性劳动的前提下获得的所有其他实施例，均落入本发明的保护范围之内。
应当理解，本发明所使用的诸如“具有”、“包含”以及“包括”等术语并不配出一个或多个其它元件或其组合的存在或添加。同时，为清楚地说明本发明的具体实施方式，说明书附图中所列示意图，放大了本发明所述的层和区域的厚度，且所列图形大小并不代表实际尺寸；说明书附图是示意性的，不应限定本发明的范围。说明书中所列实施例不应仅限于说明书附图中所示区域的特定形状，而是包括所得到的形状如制备引起的偏差等。
图2是本发明提供的一种半导体超结功率器件的第一个实施例的剖面结构示意图。如图2所示，本发明实施列提供的一种半导体超结功率器件包括一个半导体衬底100；在半导体衬底100上形成的至少一个超结MOSFET单元(示例性的框出了一个超结MOSFET单元301)，超结MOSFET单元包括：位于半导体衬底100中的n型源区23和p型体区22，n型源区23和p型体区22从半导体衬底100的顶部通过源极接触金属层41引出接源极；位于半导体衬底100中的n型漏区20，n型漏区20从半导体衬底100的底部通过漏极接触金属层43引出接漏极；位于半导体衬底100中的介于n型漏区20和p型体区22之间的n型漂移区21；位于半导体衬底100中的至少一个第一p型柱状掺杂区29，第一p型柱状掺杂区29与n型漂移区21之间形成pn结结构；位于p型体区22内且介于n型源区23和n型漂移区21之间的电流沟道，以及控制所述电流沟道开启和关断的栅极结构，该栅极结构包括栅介质层24和控制栅极25。
半导体超结功率器件通常有多个超结MOSFET单元和多个第一p型柱状掺杂区29，超结MOSFET单元的具体数量根据具体产品的要求来设定，第一p型柱状掺杂区29的数量可以等于、大于或小于半导体超结功率器件中的体区22的数量。在半导体超结功率器件中，位于漏区和体区之间的多个第一p型柱状掺杂区29与n型漂移区21之间形成交替排列的pn结结构。
图2中，第一p型柱状掺杂区29可以位于p型体区22的下方并与p型体区22接触连接。
控制栅极25通过栅极接触金属层从半导体衬底100的顶部引出接栅极，但是基于剖面的位置关系，栅极接触金属层在图2中未被示出，层间绝缘层40用于将栅极接触金属层、源极接触金属层41和集电极接触金属层42之间隔离，层间绝缘层40通常为硅玻璃、硼磷硅玻璃或磷硅玻璃等材料。
电流沟道是半导体超结功率器件中当对栅极施加电压时在半导体表面形成的积累层及反型层，在本发明实施列附图中，半导体超结功率器件中的电流沟道结构未被示出。
位于半导体衬底100中的至少一个p型集电极区10，p型集电极区10应靠近该半导体衬底100的上表面，从而p型集电极区10可以方便的从半导体衬底100的顶部通过集电极接触金属层42引出接集电极，这样可以兼容现有技术的半导体超结功率器件的制造工艺，便于p型集电极区10的制造。p型集电极区10、n型漂移区21、p型体区22、n型源区23和栅极结构之间形成横向的IGBT结构(示例性的框出了一个IGBT结构302)。
为了方便展示，图2中仅示例性的示出了一个p型集电极区10结构。
可选的，可以在p型集电极区10的下方形成一个与p型集电极区10接触连接的第二p型柱状掺杂区39，第二p型柱状掺杂区39通常与第一p型柱状掺杂区29经过相同的工艺步骤同步制造而成。当然，也可以不形成第二p型柱状掺杂区39。
从图2所示结构的俯视角度上，p型集电极区10可以环绕包围超结MOSFET单元，或者，p型集电极区10也可以位于超结MOSFET单元的一侧或者两侧，本发明实施例附图中不再具体展示该俯视结构。
图2所示的本发明的一种半导体超结功率器件中，在p型体区22和p型集电极区10内分别形成有一个接触凹槽，使得接触金属层形成在所述接触凹槽中，用以降低接触电阻。可选的，也可以在p型集电极区10内和p型体区22内分别形成一个高掺杂浓度的接触区用以降低接触电阻，在本发明实施例附图中不再具体展示该接触金属层的接触结构。
本发明的一种半导体超结功率器件，可以将集电极与漏极电性连接，即将集电极和漏极通过外部连线的方式实现电学上的短接，包括将半导体超结功率器件设计为由源极、漏极、栅极、集电极构成的四端器件，然后将集电极和漏极在外部电路上实现电学上的短接；或者，将集电极与漏极过外部连线实现电学上的短接后再进行封装，从而将本发明的半导体超结功率器件设计为由源极、漏极、栅极构成的三端器件。
本发明的一种半导体超结功率器件在开启时，在超结MOSFET单元中形成电子载流子电流101，在IGBT结构中形成空穴载流子和电子载流子电流102，从而本发明的半导体超结功率器件能够实现电子载流子和空穴载流子双载流子导电，进而能够提高半导体超结功率器件的输出电流密度。
图3是本发明提供的一种半导体超结功率器件的输出电流曲线示意图。如图3所示，将本发明的半导体超结功率器件的集电极与漏极通过外部连线的方式实现电学上的短接，从而使得集电极和漏极同时接漏极电压，当漏极电压在0.9V左右时，IGBT结构开始工作并往半导体超结功率器件内部注入空穴，使得半导体超结功率器件底部的漏极电流明显增大。
为了提高p型集电极区10和超结MOSFET单元的n型源区23之间的耐压，可以适当拉大p型集电极区10和超结MOSFET单元之间的距离，或者可以在p型集电极区10和超结MOSFET单元之间加入分压结构，该分压结构可以是场板、场限环，或者用来电荷匹配的交替排布的p柱和n柱，或者是填充有多晶硅的沟槽结构，这些分压结构是业内成熟的提高半导体超结功率器件耐压的常用结构，其中场板、场限环、用来电荷匹配的交替排布的p柱和n柱或者填充有多晶硅的沟槽结构的具体数量依据产品具体要求来设定。图4是本发明的一种半导体超结功率器件的第二个实施例的剖面结构图，图4所示的本发明的一种半导体超结功率器件是在图2所示的一种半导体超结功率器件的基础上，在超结MOSFET单元和p型集电极区10之间设置一个填充有多晶硅的沟槽结构69的分压结构的一个实施例，图中4中仅示例性的示出一个填充有多晶硅的沟槽结构69。填充有多晶硅的沟槽结构69可以通过与第一p型柱状掺杂区29相同的工艺步骤同步形成，其数量依据具体产品要求来设定。
图2所示的本发明的一种半导体超结功率器件的实施例中，栅极结构采用了平面栅结构，本发明的一种半导体超结功率器件的栅极结构还可以采用沟槽栅结构。当栅极结构为平面型栅极结构时，栅极结构位于半导体衬底之上，如图2和图4所示；当栅极结构为沟槽型栅极结构时，栅极结构位于半导体衬底中，如图5所示。图5是本发明的一种半导体超结功率器件的栅极结构采用沟槽栅结构的一个实施例，为了方便展示和说明，图5中没有展示本发明的一种半导体超结功率器件中的接触金属层结构和层间绝缘层结构。如图5所示，本发明的一种半导体功率器件包括：位于半导体衬底底部的n型漏区20；位于半导体衬底顶部的n型源区23和p型体区22；位于n型漏区20和p型体区22之间的n型漂移区21；位于半导体衬底中的多个第一p型柱状掺杂区29，第一p型柱状掺杂区29与n型漂移区21之间形成交替排列的pn结结构；位于p型体区22内且介于n型源区23和n型漂移区21之间的电流沟道，以及控制所述电流沟道开启和关断的栅极结构，该栅极结构位于凹陷在半导体衬底中的一个栅极沟槽中，栅极结构包括栅介质层34、控制栅极35、绝缘介质层36和屏蔽栅极37。
控制栅极35设于栅极沟槽的上部两侧，屏蔽栅极37由绝缘介质层36与控制栅极35和n型漂移区21隔离。
第一p型柱状掺杂区29可以不与p型体区22连接，第一p型柱状掺杂区29的数量可以等于、大于或小于p型体区22的数量。
控制栅极35通过外接栅极电压来控制位于p型体区22内且介于n型源区23和n型漂移区21之间的电流沟道的开启和关断。
屏蔽栅极37可以与n型源区23电性连接并接源极电压，从而屏蔽栅极37通过源极电压在n型漂移区21内形成横向电场，起到降低导通电阻和提高耐压的作用。
以上具体实施方式及实施例是对本发明提出的一种半导体超结功率器件技术思想的具体支持，不能以此限定本发明的保护范围，凡是按照本发明提出的技术思想，在本技术方案基础上所做的任何等同变化或等效的改动，均仍属于本发明技术方案保护的范围。
尽管本发明的实施方案已公开如上，但其并不仅仅限于说明书和实施方式中所列运用，它完全可以被适用于各种适合本发明的领域，对于熟悉本领域的人员而言，可容易地实现另外的修改，因此在不背离权利要求及等同范围所限定的一般概念下，本发明并不限于特定的细节和这里示出与描述的图例。

Claims (10)

1.一种半导体超结功率器件，其特征在于，包括：
半导体衬底；
在所述半导体衬底上形成的至少一个超结MOSFET单元，所述超结MOSFET单元包括：位于所述半导体衬底中的n型源区和p型体区，所述n型源区和所述p型体区从所述半导体衬底的顶部引出接源极；位于所述半导体衬底中的n型漏区，所述n型漏区从所述半导体衬底的底部引出接漏极；位于所述半导体衬底中的介于所述n型漏区和所述p型体区之间的n型漂移区；位于所述半导体衬底中的至少一个第一p型柱状掺杂区，所述第一p型柱状掺杂区与所述n型漂移区之间形成pn结结构；位于所述p型体区内且介于所述n型源区和所述n型漂移区之间的电流沟道；控制所述电流沟道开启和关断的栅极结构；
位于所述半导体衬底中的至少一个p型集电极区，所述p型集电极区从所述半导体衬底的顶部引出接集电极，所述p型集电极区、所述n型漂移区、所述p型体区、所述n型源区与所述栅极结构之间形成绝缘栅场效应晶体管结构。
2.如权利要求1所述的一种半导体超结功率器件，其特征在于，所述第一p型柱状掺杂区位于所述p型体区下方并与所述p型体区连接。
3.如权利要求2所述的一种半导体超结功率器件，其特征在于，所述p型集电极区下方设有与所述p型集电极区连接的第二p型柱状掺杂区。
4.如权利要求1所述的一种半导体超结功率器件，其特征在于，所述p型集电极区环绕包围所述超结MOSFET单元，或者所述p型集电极区位于所述超结MOSFET单元的一侧或者两侧。
5.如权利要求1所述的一种半导体超结功率器件，其特征在于，所述集电极与所述漏极电性连接。
6.如权利要求1所述的一种半导体超结功率器件，其特征在于，所述半导体衬底内设有栅极沟槽，所述栅极结构设于所述栅极沟槽中，所述栅极结构包括栅介质层和控制栅极。
7.如权利要求6所述的一种半导体超结功率器件，其特征在于，所述栅极结构还包括绝缘介质层和屏蔽栅极。
8.如权利要求7所述的一种半导体超结功率器件，其特征在于，所述控制栅极设于所述栅极沟槽的上部两侧，所述屏蔽栅极由所述绝缘介质层与所述控制栅极和所述n型漂移区隔离。
9.如权利要求1所述的一种半导体超结功率器件，其特征在于，所述p型集电极区和所述超结MOSFET单元之间设有分压结构。
10.如权利要求9所述的一种半导体超结功率器件，其特征在于，所述分压结构为场板或者为场限环，或者用来电荷匹配的交替排布的p柱和n柱，或者为填充有多晶硅的沟槽结构。
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