JP2023135674A - 超接合半導体装置 - Google Patents

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Abstract

【課題】活性領域とエッジ終端領域のピッチを変えずに、エッジ終端領域の空乏層を広げやすくする超接合半導体装置を提供する。【解決手段】超接合半導体装置は、第１導電型の半導体基板１のおもて面に設けられた、半導体基板１より低不純物濃度の第１導電型のバッファ層２と、バッファ層２の上面に設けられた、バッファ層２より低不純物濃度の第１導電型のドリフト層１５と、ドリフト層１５内に設けられバッファ層２に達する第１導電型の第１カラム領域３と第２導電型の第２カラム領域４とがおもて面に平行な方向において繰り返し交互に配置された第１並列ｐｎ構造２０と、終端構造部４０は、第１カラム領域３および第２カラム領域４の深さが終端部に向かうにしたがって段階的に浅くなる第２並列ｐｎ構造２０Ｂを有し、終端構造部４０では、第２カラム領域４の底部が、ドリフト層１５の内にある第２カラム領域４が設けられている。【選択図】図１

Description

この発明は、超接合半導体装置に関する。
通常のｎ型チャネル縦型ＭＯＳＦＥＴ（Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ：絶縁ゲート型電界効果トランジスタ）では、半導体基板内に形成される複数の半導体層のうち、ｎ型伝導層（ドリフト層）が最も高抵抗の半導体層である。このｎ型ドリフト層の電気抵抗が縦型ＭＯＳＦＥＴ全体のオン抵抗に大きく影響を与えている。ｎ型ドリフト層の厚みを薄くし電流経路を短くすることで、縦型ＭＯＳＦＥＴ全体のオン抵抗を低減することを実現できる。
しかし、縦型ＭＯＳＦＥＴは、オフ状態において空乏層が高抵抗のｎ型ドリフト層まで広がることで、耐圧を保持する機能も有している。このため、オン抵抗低減のためにｎ型ドリフト層を薄くした場合、オフ状態における空乏層の広がりが短くなるため、低い印加電圧で破壊電界強度に達しやすくなり、耐圧が低下する。一方、縦型ＭＯＳＦＥＴの耐圧を高くするためには、ｎ型ドリフト層の厚みを増加させる必要があり、オン抵抗が増加する。このようなオン抵抗と耐圧の関係をトレードオフ関係と呼び、トレードオフ関係にある両者をともに向上させることは一般的に難しい。このオン抵抗と耐圧とのトレードオフ関係は、ＩＧＢＴ（Ｉｎｓｕｌａｔｅｄ Ｇａｔｅ Ｂｉｐｏｌａｒ Ｔｒａｎｓｉｓｔｏｒ：絶縁ゲート型バイポーラトランジスタ）やバイポーラトランジスタ、ダイオード等の半導体装置においても同様に成立することが知られている。
上述のような問題を解決する半導体装置の構造として、超接合（ＳＪ：Ｓｕｐｅｒ Ｊｕｎｃｔｉｏｎ：スーパージャンクション）構造が知られている。例えば、超接合構造を有するＭＯＳＦＥＴ（以下、ＳＪ－ＭＯＳＦＥＴ）が知られている。図２１は、従来構造１のＳＪ－ＭＯＳＦＥＴの構造を示す平面概略図である。図２２は、従来構造１のＳＪ－ＭＯＳＦＥＴの構造を示す図２１のＡ－Ａ’断面概略図である。図２１は、平面視で従来構造１のｎ型カラム領域１０３およびｐ型カラム領域１０４の配置を示す。図２２は、従来構造１のｎ型カラム領域１０３およびｐ型カラム領域１０４の断面構造を示す。
図２２に示すように、従来構造１のＳＪ－ＭＯＳＦＥＴは、例えば、シリコン（Ｓｉ）からなる高不純物濃度のｎ++型半導体基板１０１上にｎ型バッファ層１０２、ｎ型バッファ層１０２上にｎ型ドリフト層１０６をエピタキシャル成長させる。ｎ型ドリフト層１０６の表面２００からｎ++型半導体基板１０１に向かってｐ型カラム領域１０４が設けられている。ｎ++型半導体基板１０１とｐ型カラム領域１０４底部との間にはｎ型バッファ層１０２が設けられている。図２２では、ｐ型カラム領域１０４とｎ++型半導体基板１０１の間にｎ型バッファ層１０２が設けられているが、ｐ型カラム領域１０４およびｎ型カラム領域１０３はｎ++型半導体基板１０１に接していてもよい。
また、ｎ型ドリフト層１０６中に、基板主面に垂直な方向に延び、かつ基板主面に平行な面において狭い幅を有するｐ型領域（ｐ型カラム領域１０４）とｎ型領域（ｎ型カラム領域１０３）とを基板主面に平行な面において交互に繰り返し並べた並列構造（以降、並列ｐｎ領域１２０と称する）を有している。並列ｐｎ領域１２０を構成するｎ型カラム領域１０３は、ｎ型バッファ層１０２より不純物濃度を高めた領域である。並列ｐｎ領域１２０では、ｐ型カラム領域１０４およびｎ型カラム領域１０３に含まれる不純物濃度を略等しくすることで、オフ状態において擬似的にノンドープ層を作り出して高耐圧化を図ることができる。
また、図２１および図２２に示すように、並列ｐｎ領域１２０は、素子構造が形成されオン状態のときに電流が流れる領域である活性領域１３０だけでなく、活性領域１３０を取り囲むエッジ終端領域１４０にも設けられている。エッジ終端領域１４０とは、ｎ型ドリフト層１０６の表面２００側の電界を緩和し耐圧を保持する領域である。エッジ終端領域１４０では、電界を緩和するため、角の部分を丸めたエッジ終端Ｒ部１４２が設けられている。
また、従来構造１のＳＪ－ＭＯＳＦＥＴは、ｎ型ドリフト層１０６の表面２００側に、ＭＯＳゲート（金属－酸化膜－半導体からなる絶縁ゲート）構造を備える。素子が形成されオン状態のときに電流が流れる活性領域１３０の並列ｐｎ領域１２０上には、図示を省略するが、ｐ型ベース領域、ｎ+型ソース領域、ｐ++型コンタクト領域、ゲート絶縁膜およびゲート電極からなるＭＯＳゲート構造が設けられている。
おもて面電極として、ｐ++型コンタクト領域およびｎ+型ソース領域に接するソース電極が設けられ、ｎ++型半導体基板１０１の裏面（ｎ型バッファ層１０２が設けられている面と反対の面）には、裏面電極としてドレイン電極（不図示）が設けられている。
このようなＳＪ－ＭＯＳＦＥＴでは、ドレイン電極－ソース電極間に電圧が印加されると、ｐ型ベース領域とｎ型ドリフト層１０２の間に空乏層が広がり、耐圧を保持する。空乏層はソース電極側からドレイン電極側へ向かって縦方向に広がるのと同時に横方向にも広がるため、エッジ終端領域１４０で空乏層の広がりを制御する終端構造の工夫が必要となる。素子の特性は主に活性領域１３０の特性で決定されることから、素子の性能を最大限に引き出すために、エッジ終端領域１４０の耐圧は活性領域１３０より高く保持する。
耐圧の大きさは、不純物濃度に依存する空乏層の幅により決定し、不純物濃度が低く空乏層が広い程高い耐圧を保持することができる。横方向に広がる空乏層が素子端部に達すると、パンチスルーが発生し耐圧が保持できなくなるため、エッジ終端領域１４０で空乏層の広がりを止める必要がある。しかし、空乏層の広がりを急激に止めてしまうと、電界集中によるアバランシェ電流が発生して素子の破壊に繋がり、緩やかにするとエッジ終端領域１４０の幅が広がり、素子が大きくなってしまうことから、バランスよく空乏層の広がりを抑える必要がある。
ＳＪ－ＭＯＳＦＥＴは、並列ｐｎ領域１２０が、エッジ終端領域１４０にも配置されているため、エッジ終端領域１４０のｐｎ接合の空乏層の制御が重要となる。
また、高抵抗半導体層に隣接する第１の半導体ピラー領域及び第２の半導体ピラー領域の深さが、終端部に向かうにしたがって段階的に浅くなる境界領域が設けられたスーパージャンクション構造部により、プロセス上のばらつきに対する耐圧の低下が小さい半導体装置が知られている（例えば、下記特許文献１参照）。
また、第１並列ｐｎ層上に堆積した第１半導体層に第２並列ｐｎ層のｐ型領域を形成するためのイオン注入を行った後に、局所絶縁膜を形成するため、半導体部表面に局所絶縁膜による段差が存在しなく、並列ｐｎ層の微細化を図った場合においても、パターン不良を生じさせることなくイオン注入用マスクを精度よく形成することができ、終端構造部の耐圧を向上させることができる半導体装置が知られている（例えば、下記特許文献２参照）。
特開２００７－３３５８４４号公報 特開２０１６－０２１５４７号公報
このように、ＳＪ－ＭＯＳＦＥＴは、オン抵抗低減のために並列ｐｎ領域１２０の不純物濃度を高くしすぎると、空乏層が広がりにくく耐圧が低下する。活性領域１３０の特性を最大限に引き出すため、活性領域１３０よりもエッジ終端領域１４０の耐圧を高く設定する。エッジ終端領域１４０も活性領域１３０と同じように、電界分布に沿って隣り合うｎ型カラム領域１０３とｐ型カラム領域１０４の電子とホールが結合し空乏層が広がっていくが、エッジ終端領域１４０の表面側には電圧が印加されないため、電界は活性領域１３０のソース電極終端部を中心として扇状に分布する。これにより、電子とホールの供給がアンバランスになりやすく、エッジ終端領域１４０は外側へ広がりにくく耐圧を高くしにくい。
従来構造１のＳＪ－ＭＯＳＦＥＴでは、図２１および図２２に示すように、並列ｐｎ領域１２０は、活性領域１３０とエッジ終端領域１４０の並列ｐｎ領域１２０が同一ピッチ、つまり、ｎ型カラム領域１０３とｐ型カラム領域１０４の幅が同一となっている。この場合、エッジ終端領域１４０は空乏化しにくく、エッジ終端領域１４０の耐圧が低下しやすいという問題がある。
図２３は、従来構造２のＳＪ－ＭＯＳＦＥＴの構造を示す平面概略図である。図２４は、従来構造２のＳＪ－ＭＯＳＦＥＴの構造を示す図２３のＡ－Ａ’断面概略図である。図２３は、平面視で従来構造２のｎ型カラム領域１０３およびｐ型カラム領域１０４の配置を示す。図２４は、従来構造２のｎ型カラム領域１０３およびｐ型カラム領域１０４の断面構造を示す。従来構造２のＳＪ－ＭＯＳＦＥＴでは、エッジ終端領域１４０の耐圧を活性領域１３０より高くする方法として、エッジ終端領域１４０の並列ｐｎ領域１２０のピッチを活性領域１３０のピッチより狭くして空乏層を広げやすくしている。また、エッジ終端領域１４０の耐圧を活性領域１３０より高くする方法として、エッジ終端領域１４０の並列ｐｎ領域１２０の不純物濃度を低くする方法もある。
しかしながら、活性領域１３０とエッジ終端領域１４０とで並列ｐｎ領域１２０のピッチが異なる場合、ピッチ切替え部の制御が難しく、製造プロセスばらつきにより電界アンバランスによる耐圧低下が生じやすいという課題がある。
この発明は、上述した従来技術による問題点を解消するため、活性領域とエッジ終端領域のピッチを変えずに、エッジ終端領域の空乏層を広げやすくする超接合半導体装置を提供することを目的とする。
上述した課題を解決し、本発明の目的を達成するため、この発明にかかる超接合半導体装置は、次の特徴を有する。活性領域と、前記活性領域の外側に配置され、前記活性領域の周囲を囲む終端構造部と、を有する超接合半導体装置である。第１導電型の半導体基板のおもて面に前記半導体基板より低不純物濃度の第１導電型のバッファ層が設けられる。前記バッファ層の上面に、前記バッファ層より低不純物濃度の第１導電型のドリフト層が設けられる。前記ドリフト層内に前記バッファ層に達する第１導電型の第１カラム領域と第２導電型の第２カラム領域とが前記おもて面に平行な方向において繰り返し交互に配置された第１並列ｐｎ構造が設けられる。前記活性領域の前記第１並列ｐｎ構造の表面層に第２導電型のベース領域が設けられる。前記活性領域の前記ベース領域の表面層に選択的に第１導電型のソース領域が設けられる。前記ベース領域の、前記ソース領域と前記第１カラム領域とに挟まれた部分の表面上にゲート絶縁膜を介してゲート電極が設けられる。前記終端構造部は、前記第１カラム領域および前記第２カラム領域の深さが終端部に向かうにしたがって段階的に浅くなる第２並列ｐｎ構造を有する。前記終端構造部では、前記第２カラム領域の底部が、前記ドリフト層の内にある前記第２カラム領域が設けられている。
また、この発明にかかる超接合半導体装置は、上述した発明において、前記活性領域の前記第１カラム領域と前記終端構造部の前記第１カラム領域は、同じ幅であり、前記活性領域の前記第２カラム領域と前記終端構造部の前記第２カラム領域は、同じ幅であることを特徴とする。
また、この発明にかかる超接合半導体装置は、上述した発明において、前記第２カラム領域は、前記ドリフト層と接する部分の幅は、前記第１カラム領域と接する部分の幅よりも広いことを特徴とする。
また、この発明にかかる超接合半導体装置は、上述した発明において、前記終端構造部の前記第２カラム領域は、最も前記活性領域側、最も終端部側の前記第２カラム領域以外は、前記底部が、前記ドリフト層内にあることを特徴とする。
また、この発明にかかる超接合半導体装置は、上述した発明において、前記終端構造部で、隣り合う前記第２カラム領域より深さが浅くなった前記第２カラム領域では、前記底部の片側のみが前記ドリフト層と接していることを特徴とする。
また、この発明にかかる超接合半導体装置は、上述した発明において、前記第１並列ｐｎ構造と前記第２並列ｐｎ構造は平面視でストライプ状であることを特徴とする。
また、この発明にかかる超接合半導体装置は、上述した発明において、前記バッファ層の不純物濃度は、前記第１カラム領域の不純物濃度より高いことを特徴とする。
上述した発明によれば、並列ｐｎ領域は、ｎ型カラム領域およびｐ型カラム領域の深さがチップの終端部に向かうにしたがって段階的に浅くなり、さらに、ｐ型カラム領域の深さがｎ型カラム領域の深さより深く、かつ、底部が、ｎ-型ドリフト層の内にあるｐ型カラム領域が設けられている。これにより、裏面側の電子が不足し、ｐ型カラム領域から電子を調達するため、終端側に向かって空乏層を広げやすくなり、素子裏面側のｎ+型バッファ層側に向かって空乏層が広がり、エッジ終端領域全体を空乏化しやすくし、耐圧を保持しやすくすることができる。このように、活性領域とエッジ終端領域で並列ｐｎ領域のピッチを変えずに、空乏層を広げやすくすることができる。
本発明にかかる超接合半導体装置によれば、活性領域とエッジ終端領域のピッチを変えずに、エッジ終端領域の空乏層を広げやすくするという効果を奏する。
実施の形態にかかるＳＪ－ＭＯＳＦＥＴの構造を示す断面図である。 実施の形態にかかるＳＪ－ＭＯＳＦＥＴの他の構造を示す断面図である。 実施の形態にかかるＳＪ－ＭＯＳＦＥＴの構造を示す平面概略図である。 実施の形態にかかるＳＪ－ＭＯＳＦＥＴの構造を示す図３のＡ－Ａ’断面概略図である。 実施の形態にかかるＳＪ－ＭＯＳＦＥＴの構造を示す図３のＢ－Ｂ’断面概略図である。 実施の形態にかかるＳＪ－ＭＯＳＦＥＴの構造を示す図３のＣ－Ｃ’断面概略図である。 実施の形態にかかるＳＪ－ＭＯＳＦＥＴの構造を示す図３のＤ－Ｄ’断面概略図である。 実施の形態にかかるＳＪ－ＭＯＳＦＥＴの構造を示す図３のＥ－Ｅ’断面概略図である。 従来構造１のＳＪ－ＭＯＳＦＥＴの電界分布のシミュレーション結果を示すグラフである。 実施の形態にかかるＳＪ－ＭＯＳＦＥＴの電界分布のシミュレーション結果を示すグラフである。 従来構造１のＳＪ－ＭＯＳＦＥＴと実施の形態にかかるＳＪ－ＭＯＳＦＥＴのエッジ終端領域の耐電荷性を示すグラフである。 従来構造３のＳＪ－ＭＯＳＦＥＴの構造を示す図２１のＡ－Ａ’断面概略図である。 従来構造３のＳＪ－ＭＯＳＦＥＴの電界分布のシミュレーション結果を示すグラフである。 実施の形態にかかるＳＪ－ＭＯＳＦＥＴのエッジ終端領域の並列ｐｎ領域の形成途中の状態を示す断面図である（その１）。 実施の形態にかかるＳＪ－ＭＯＳＦＥＴのエッジ終端領域の並列ｐｎ領域の形成途中の状態を示す断面図である（その２）。 実施の形態にかかるＳＪ－ＭＯＳＦＥＴのエッジ終端領域の並列ｐｎ領域の形成途中の状態を示す断面図である（その３）。 実施の形態にかかるＳＪ－ＭＯＳＦＥＴのエッジ終端領域の並列ｐｎ領域の形成途中の状態を示す断面図である（その４）。 実施の形態にかかるＳＪ－ＭＯＳＦＥＴのエッジ終端領域の並列ｐｎ領域の形成途中の状態を示す断面図である（その５）。 実施の形態にかかるＳＪ－ＭＯＳＦＥＴのエッジ終端領域の並列ｐｎ領域の形成途中の状態を示す断面図である（その６）。 図１４～図１９の過程で形成された並列ｐｎ領域の構成を示す断面図である。 従来構造１のＳＪ－ＭＯＳＦＥＴの構造を示す平面概略図である。 従来構造１のＳＪ－ＭＯＳＦＥＴの構造を示す図２１のＡ－Ａ’断面概略図である。 従来構造２のＳＪ－ＭＯＳＦＥＴの構造を示す平面概略図である。 従来構造２のＳＪ－ＭＯＳＦＥＴの構造を示す図２３のＡ－Ａ’断面概略図である。
以下に添付図面を参照して、この発明にかかる超接合半導体装置の好適な実施の形態を詳細に説明する。本明細書および添付図面においては、ｎまたはｐを冠記した層や領域では、それぞれ電子または正孔が多数キャリアであることを意味する。また、ｎやｐに付す＋および－は、それぞれそれが付されていない層や領域よりも高不純物濃度および低不純物濃度であることを意味する。＋および－を含めたｎやｐの表記が同じ場合は近い濃度であることを示し濃度が同じとは限らない。なお、以下の実施の形態の説明および添付図面において、同様の構成には同一の符号を付し、重複する説明を省略する。
（実施の形態）
本発明にかかる半導体装置について、ＳＪ－ＭＯＳＦＥＴを例に説明する。図１は、実施の形態にかかるＳＪ－ＭＯＳＦＥＴの構造を示す断面図である。図１に示すＳＪ－ＭＯＳＦＥＴ５０は、シリコン（Ｓｉ）からなる半導体基体３００（半導体チップ）のおもて面（ｐ型ベース領域５側の面）側にＭＯＳ（Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）ゲートを備えたＳＪ－ＭＯＳＦＥＴである。図１では、１つの単位セル（素子の機能単位）のみを示し、これらに隣接する他の単位セルを図示省略する。
ｎ++型半導体基板（第１導電型の半導体基板）１は、例えばヒ素（Ａｓ）またはリン（Ｐ）がドーピングされたシリコン単結晶基板である。ｎ++型半導体基板１上には、ｎ+型バッファ層２が設けられている。ｎ+型バッファ層２は、ｎ++型半導体基板１よりも低い不純物濃度を有し、例えばリンがドーピングされている低濃度ｎ型層である。ｎ+型バッファ層２上にはｎ-型ドリフト層１５が設けられている。ｎ-型ドリフト層１５は、ｎ+型バッファ層２よりも低い不純物濃度を有し、例えばリンがドーピングされている低濃度ｎ型層である。以下、ｎ++型半導体基板１、ｎ+型バッファ層２、およびｎ-型ドリフト層１５を併せて半導体基体３００とする。半導体基体３００の上面を表面２００とする。半導体基体３００のおもて面（表面２００）側には、ＭＯＳゲート構造（素子構造）が形成されている。また、半導体基体３００の裏面には、ドレイン電極となる裏面電極１１が設けられている。
ＳＪ－ＭＯＳＦＥＴ５０の活性領域３０には、ｎ型カラム領域３とｐ型カラム領域４とが交互に繰り返し配置された並列ｐｎ領域２０が設けられている。エッジ終端領域４０には、ｎ型カラム領域３とｐ型カラム領域４とが交互に繰り返し配置された、後述する並列ｐｎ領域２０Ｂが設けられている。
図１では、並列ｐｎ領域２０のｎ型カラム領域３とｐ型カラム領域４とが交互に繰り返し配置された方向がｘ方向である。活性領域３０のｐ型カラム領域４の上にはｐ型ベース領域５が選択的に設けられている。活性領域３０のｐ型ベース領域５の底面は、ｐ型カラム領域４の上面に接している。活性領域３０のｐ型ベース領域５は、半導体基体３００の表面２００側に設けられている。ｐ型カラム領域４は、半導体基体３００の表面２００からｎ+型バッファ層２に達するように設けられている。ｐ型ベース領域５の上面の幅は、ｐ型カラム領域４の幅より広くしている。ｎ型カラム領域３もｐ型カラム領域４と同様に、半導体基体３００の表面２００からｎ+型バッファ層２に達するように設けられている。後述するように、活性領域３０およびエッジ終端領域４０におけるｎ型カラム領域３とｐ型カラム領域４の平面形状は、例えばストライプ形状である。ｐ型カラム領域４の平面形状がストライプ形状である場合、ｐ型ベース領域５の平面形状もストライプ形状である。
ｎ型カラム領域３の不純物濃度は、ｎ++型半導体基板１の不純物濃度より低い。ｐ型カラム領域４の不純物濃度とｐ型ベース領域５の不純物濃度は等しくてもよい。また、ｎ型カラム領域３の不純物濃度とｐ型カラム領域４の不純物濃度は等しくてもよい。
活性領域３０のｐ型ベース領域５の表面側には、ｎ+型ソース領域（第１導電型の第１半導体領域）６が選択的に設けられている。活性領域３０のｐ型ベース領域５の表面側には、ｎ+型ソース領域６と接するｐ++型コンタクト領域１４が選択的に設けられていてもよい。
活性領域３０には、ＭＯＳゲート構造が形成されている。具体的には、ｐ型ベース領域５の、ｎ+型ソース領域６とｎ型カラム領域３とに挟まれた部分の表面には、ゲート絶縁膜７を介してゲート電極８が設けられている。ゲート電極８は、ゲート絶縁膜７を介して、ｎ型カラム領域３の表面上に設けられていてもよい。
層間絶縁膜９は、半導体基体３００の表面２００側に、ゲート電極８を覆うように設けられている。ソース電極１０は、層間絶縁膜９に開口されたコンタクトホール２４によって、ｎ+型ソース領域６およびｐ型ベース領域５に接し、ｎ+型ソース領域６およびｐ型ベース領域５と電気的に接続される。ｐ++型コンタクト領域１４が設けられる場合、ソース電極１０は、ｎ+型ソース領域６およびｐ++型コンタクト領域１４に接し、ｎ+型ソース領域６およびｐ++型コンタクト領域１４と電気的に接続される。
ソース電極１０は、ゲート絶縁膜７および層間絶縁膜９によって、ゲート電極８と電気的に絶縁されている。ソース電極１０上には、選択的に例えばポリイミドからなるパッシベーション膜などの保護膜６４が設けられている。
また、耐圧を保持するエッジ終端領域４０には、もっとも活性領域３０に近い側に、ソース電極１０と離して、ゲート電極８と電気的に接続するゲート配線２７が設けられている。ゲート配線２７は、活性領域３０とエッジ終端領域４０との境界に沿った略環状に設けられる。
エッジ終端領域４０のソース電極１０およびゲート配線２７と下方向（ｙ方向）に対向する領域では、半導体基体のおもて面に露出するｐ型ベース領域５Ｂが、ｎ型カラム領域３およびｐ型カラム領域４の上部に接するように設けられている。ｐ型ベース領域５Ｂ内に、半導体基体のおもて面に露出するｐ++型コンタクト領域１４Ｂを設けてもよい。このため、ｐ型ベース領域５Ｂと接するｐ型カラム領域４の電位は、ソース電位となる。
ゲート配線２７よりも外側（エッジ終端領域４０側）にゲート配線２７と離して、フィールドプレート電極２９が複数配置されている。フィールドプレート電極２９は、層間絶縁膜９に開口されたコンタクトホール２５によってガードリング２８と電気的に接続されている。フィールドプレート電極２９およびガードリング２８は、ゲート配線２７の外側に環状に設けられる。ガードリング２８は、エッジ終端領域４０の電界を緩和して耐圧を保持するための領域である。
フィールドプレート電極２９よりも外側にフィールドプレート電極２９と離して、チャネルストッパ電極６２が配置されている。チャネルストッパ電極６２は、層間絶縁膜９に開口されたコンタクトホール２６によって、チャネルストッパとして機能するｐ型領域６３と電気的に接続されている。ｐ型領域６３は、ガードリング２８と同じ不純物濃度であってよい。チャネルストッパ電極６２およびｐ型領域６３は、フィールドプレート電極２９の外側に略環状に設けられる。
ＳＪ－ＭＯＳＦＥＴ５０のエッジ終端領域４０に、並列ｐｎ領域２０Ｂが設けられている。図１に示すように、並列ｐｎ領域２０Ｂの底部とｎ+型バッファ層３との間には、ｎ型カラム領域３より不純物濃度が低いｎ-型ドリフト層１５が選択的に設けられている。ｐ型カラム領域４は、後述するようにｎ-型ドリフト層１５にｐ型の不純物をイオン注入することにより形成される。また、ｎ型カラム領域３もｎ-型ドリフト層１５にｎ型の不純物をイオン注入することにより形成される。並列ｐｎ領域２０のｎ型カラム領域３およびｐ型カラム領域４の表面２００からの深さは、図１に示すＸＹ面において、ＳＪ－ＭＯＳＦＥＴ５０の外側に向かう（Ｘ軸の正の方向、ｐ型領域６３に向かう方向）に従って段階的に浅くなっている。ｎ-型ドリフト層１５は、ｎ型カラム領域３より不純物濃度が低いため、注入されたｐ型の不純物が、ｎ型カラム領域３より多く拡散する。このため、ｎ-型ドリフト層１５に接するｐ型カラム領域４の底部は、ｐ型カラム領域４の深さがｎ型カラム領域３の深さより深くなる箇所で、ｎ型カラム領域３に接するｐ型カラム領域４の部分より幅が広く、膨らんだ形状となっている。この形状により、ｐ型カラム領域４の底部はｎ型カラム領域３を挟んで隣り合うｐ型カラム領域４間の距離が近くなり、ＳＪ－ＭＯＳＦＥＴ５０の外側に向かって膨らんだｐ型不純物の多い領域を有する。これによって、ｐ型カラム領域４の底部とｎ+型バッファ層２との間でバランスよく空乏化し、電界集中が起こりにくくなるという効果を有する。
また、この実施の形態では、ｎ+型バッファ層２の不純物濃度がｎ型カラム領域３の不純物濃度より高くなっている。これにより、活性領域３０のオン抵抗を低減できる。また、ＳＪ－ＭＯＳＦＥＴ５０内部にある確率で宇宙線等の高エネルギー粒子が侵入した際に、ＳＪ－ＭＯＳＦＥＴ５０内部の電界状態が変化し、空乏層がｎ+型バッファ層２とｎ++型半導体基板１との境界付近にまで到達する場合がある。この場合は、ｎ+型バッファ層２とｎ++型半導体基板１との間の極端な濃度差による電界集中によるアバランシェの発生を緩和する効果を得ることができる。
エッジ終端領域４０は、並列ｐｎ領域２０の外側にｎ-型ドリフト層１５が設けられる。ｎ-型ドリフト層１５は、並列ｐｎ領域２０の底部に設けられるｎ-型ドリフト層１５とつながっている（接続している）。ｎ-型ドリフト層１５の外側には、ｎ型領域６４がさらに設けられている。ｎ型領域６５は、ｎ型カラム領域３と同じ不純物濃度であってよい。ｎ-型ドリフト層１５とｎ型領域６５の上面には、層間絶縁膜９を介してチャネルストッパ電極６２が設けられている。チャネルストッパ電極６２は、層間絶縁膜９に開口されたコンタクトホール２６によってｐ型領域６３と電気的に接続されている。
ここで、図２は、実施の形態にかかるＳＪ－ＭＯＳＦＥＴの他の構造を示す断面図である。図２の形状では、ｎ-型ドリフト層１５に接するｐ型カラム領域４の底部は、ｎ型カラム領域３に接するｐ型カラム領域４の部分と同じ幅になっている。ｐ型カラム領域４を、ｎ+型バッファ層２およびｎ-型ドリフト層１５をエピタキシャル成長させた後、トレンチを形成し、トレンチ内をエピタキシャル成長させたｐ型領域で埋めることにより形成した場合の形状である。なお、ｎ型カラム領域３は、ｎ-型ドリフト層１５をエピタキシャル成長される際にイオン注入等を行い、ｎ-型ドリフト層１５より不純物濃度が高いｎ型カラム領域３を形成してよい。ｎ型カラム領域３となる領域を形成した後にトレンチを形成する。この場合、ｐ型カラム領域４を形成するイオン注入が行われないため、ｐ型の不純物が拡散せず、図２の形状となる。この形状でも、実施の形態にかかるＳＪ－ＭＯＳＦＥＴの効果を有する。
また、図１および図２に示すように、並列ｐｎ領域２０Ｂのｐ型カラム領域４は、最も活性領域３０側、最も終端部側以外は、底部が、ｎ+型バッファ層２に達してよい。また、図１に示すようにエッジ終端領域４０で、隣り合うｐ型カラム領域４より深さが浅くなった、矢印Ａが示すｐ型カラム領域４では、底部の両側がｎ-型ドリフト層１５と接してもよいし、図２に示すように、エッジ終端領域４０で、隣り合うｐ型カラム領域４より深さが浅くなった、矢印Ｂが示すｐ型カラム領域４では、底部の片側のみがｎ-型ドリフト層１５と接してもよい。
ここで、図３は、実施の形態にかかるＳＪ－ＭＯＳＦＥＴの構造を示す平面概略図である。図３は、平面視で並列ｐｎ層２０と並列ｐｎ層２０Ｂにおけるｎ型カラム領域３とｐ型カラム領域４の配置を示す。図３に示すように、素子構造が形成されオン状態のときに電流が流れる領域である活性領域３０に並列ｐｎ領域２０が設けられ、活性領域３０を取り囲むエッジ終端領域４０に並列ｐｎ領域２０Ｂが設けられている。エッジ終端領域４０とは、半導体基体３００の表面２００側の電界を緩和し耐圧を保持する領域である。エッジ終端領域４０では、電界を緩和するため、角の部分に丸めたエッジ終端Ｒ部４２が設けられている。
図３に示すように、並列ｐｎ領域２０と並列ｐｎ領域２０Ｂのピッチが同じである。並列ｐｎ領域２０および並列ｐｎ領域２０Ｂでは、ｎ型カラム領域３の幅は同じであり、ｐ型カラム領域４の幅も同じである。また、並列ｐｎ領域２０および並列ｐｎ領域２０Ｂでｎ型カラム領域３の不純物濃度は同じでもよく、並列ｐｎ領域２０および並列ｐｎ領域２０Ｂでｐ型カラム領域４の不純物濃度は同じであってよい。
また、図４は、実施の形態にかかるＳＪ－ＭＯＳＦＥＴの構造を示す図３のＡ－Ａ’断面概略図である。図４において、並列ｐｎ領域２０Ｂの構成を詳細に説明するため、ｎ型カラム領域３およびｐ型カラム領域４の数を図３よりも多く記載している。後述する図７でも同じである。図４は、活性領域４０のｘ方向側のエッジ終端領域４０の並列ｐｎ領域２０Ｂを示し、図１よりも簡略化して記載している（半導体基体３００の表面２００側に設けられるＭＯＳゲート等の構造、半導体基体３００の裏面に設けられる裏面電極１１を省略、並列ｐｎ領域２０および並列ｐｎ領域２０Ｂを簡略化）。
図５は、実施の形態にかかるＳＪ－ＭＯＳＦＥＴの構造を示す図３のＢ－Ｂ’断面概略図である。図６は、実施の形態にかかるＳＪ－ＭＯＳＦＥＴの構造を示す図３のＣ－Ｃ’断面概略図である。図５および図６は、活性領域４０のｚ方向側のエッジ終端領域４０の並列ｐｎ領域２０Ｂの構造を示す。
図４～図６に示すように、並列ｐｎ領域２０Ｂは、ｎ型カラム領域３およびｐ型カラム領域４の深さがＳＪ－ＭＯＳＦＥＴ５０の終端部（ｘ軸の正の方向およびｚ軸の正の方向でｐ型領域６３が設けられている領域）に向かうにしたがって段階的に浅くなっている。さらに、ｐ型カラム領域４の深さが、ｎ型カラム領域３の深さより深く、かつ、ｐ型カラム領域４の底部が、ｎ-型ドリフト層１５の内にあるｐ型カラム領域４が設けられている。この場合、ｐ型カラム領域４の底部の側面は、両方または片方がｎ-型ドリフト層１５と接している。
このように、実施の形態では、エッジ終端領域４０の並列ｐｎ領域２０Ｂの底部で、ｐｎ比率を極端にアンバランスなｐリッチにしている。ｐｎ比率とは、ｐ型カラム領域４の大きさ（幅×深さ）とｐ型カラム領域４の不純物濃度との積と、ｎ型カラム領域３の大きさ（幅×深さ）とｎ型カラム領域３の不純物濃度との積と、の比率であり、ｐリッチとは、ｐ型カラム領域４の大きさとｐ型カラム領域４の不純物濃度との積が、ｎ型カラム領域３の大きさとｎ型カラム領域３の不純物濃度との積より大きいことである。これにより、裏面側の電子が不足し、ｐ型カラム領域４から電子を調達するため、終端側（ｐ型領域６３が設けられている領域側）に向かって空乏層を広げやすくなり、素子裏面側のｎ+型バッファ層２側に向かって空乏層が広がり、エッジ終端領域４０全体を空乏化しやすくし、耐圧を保持しやすくすることができる。また、この構造では裏面側に電界が集中するため、表面側の電荷による電界集中等の影響を低減することができる。このように、実施の形態では、活性領域３０とエッジ終端領域４０での並列ｐｎ領域２０、２０Ｂのピッチを変えずに、空乏層を広げやすくすることができる。
ここで、図７は、実施の形態にかかるＳＪ－ＭＯＳＦＥＴの構造を示す図３のＤ－Ｄ’断面概略図である。図８は、実施の形態にかかるＳＪ－ＭＯＳＦＥＴの構造を示す図３のＥ－Ｅ’断面概略図である。図７および図８は、活性領域４０からエッジ終端Ｒ部４２までの並列ｐｎ領域２０Ｂの構造を示す。
図７および図８に示すように、この部分の並列ｐｎ領域２０Ｂは、ｎ型カラム領域３およびｐ型カラム領域４の深さが一定となっている。この部分は、ソース電位の領域とドレイン電位の領域との間に存在し、ドレインとソースとの間に電圧を印加することで空乏化しやすくなり、空乏層を広げやすい構造とする必要がないため、従来と同様の構造としている。
また、実施の形態の具体的な構造の一例では、６５０Ｖ耐圧で、ｎ+型バッファ層２は膜厚４０μｍ、不純物濃度２×１０16／ｃｍ3、活性領域３０でのｎ型カラム領域３およびｐ型カラム領域４は、深さ２０μｍ、不純物濃度のピーク６×１０15／ｃｍ3程度であり、ｎ型カラム領域３およびｐ型カラム領域４の幅は４μｍ程度である。ｎ++型半導体基板１は、厚さ６０μｍ、不純物濃度４×１０19／ｃｍ3、ｎ-型ドリフト層１５は、不純物濃度３×１０14／ｃｍ3程度である。
図９は、従来構造１（図２２）のＳＪ－ＭＯＳＦＥＴの電界分布のシミュレーション結果を示すグラフである。図１０は、実施の形態（図１）にかかるＳＪ－ＭＯＳＦＥＴの電界分布のシミュレーション結果を示すグラフである。シミュレーションは、ｐ型ベース領域５、５Ｂ、ガードリング２８を形成した状態での結果である。従来構造１のＳＪ－ＭＯＳＦＥＴでは、空乏層は、終端側に広がりにくくなり、耐圧が低下している。一方、実施の形態では、終端側に向かって空乏層を広げやすくなるため、空乏層は、終端側に広がり、エッジ終端領域４０全体を空乏化しやすくなり、耐圧の低下を防ぐことができる。
図１１は、従来構造１のＳＪ－ＭＯＳＦＥＴと実施の形態にかかるＳＪ－ＭＯＳＦＥＴのエッジ終端領域の耐電荷性を示すグラフである。図１１において、縦軸は耐圧（ＢＶ）を示し、単位はＶである。横軸は、エッジ終端領域４０表面の電荷線密度を示し、単位は１×１０12／ｃｍである。図１１に示すように、実施の形態にかかるＳＪ－ＭＯＳＦＥＴは、エッジ終端領域４０の耐圧は従来構造１のエッジ終端領域１４０の耐圧より高くなっている。さらに、従来構造１のＳＪ－ＭＯＳＦＥＴでは、エッジ終端領域１４０表面にプラスの電荷が多くなると耐圧は低下しているが、実施の形態にかかるＳＪ－ＭＯＳＦＥＴでは、エッジ終端領域４０表面にプラスの電荷が多くなっても、耐圧は低下していない。このように、実施の形態にかかるＳＪ－ＭＯＳＦＥＴは、表面側の電荷による電界集中等の影響を低減することができる。
図１２は、従来構造３のＳＪ－ＭＯＳＦＥＴの構造を示す図２１のＡ－Ａ’断面概略図である。図１３は、従来構造３のＳＪ－ＭＯＳＦＥＴの電界分布のシミュレーション結果を示すグラフである。従来構造３のＳＪ－ＭＯＳＦＥＴとは、特許文献１に記載のＳＪ－ＭＯＳＦＥＴである。従来構造３のＳＪ－ＭＯＳＦＥＴの平面概略図は、従来構造１のＳＪ－ＭＯＳＦＥＴの平面概略図と同じであるため、記載を省略する（図２１参照）。図１２に示すように、従来構造３のＳＪ－ＭＯＳＦＥＴでは、ｐ型カラム領域１０４およびｎ型カラム領域１０３は、終端部に向かうにしたがって段階的に浅くなり、並列ｐｎ領域１２０とｎ型ドリフト層１０２との間にｎ-型ドリフト層１１５が設けられているが、ｐ型カラム領域１０４の両側または片側はｎ型カラム領域１０３で囲まれている。このため、ｐ型カラム領域１０４は、隣接するｎ型カラム領域１０３から電子を供給し、空乏化するため、図１３に示すように深さ方向に空乏層が広がりにくくなっている。これに対して、実施の形態の構造（図４参照）では、ｎ型カラム領域３から突出したｐ型カラム領域４が、ｎ-型ドリフト層１５から電子を供給し空乏化するため、図１０に示すように空乏層が深さ方向に広がりやすく、従来構造３の構造より高耐圧を保持できる。
実施の形態にかかる半導体装置のエッジ終端領域４０の並列ｐｎ領域２０Ｂの一部を形成する方法の一例を示す。図１４～図１９は、実施の形態にかかるＳＪ－ＭＯＳＦＥＴのエッジ終端領域の並列ｐｎ領域の形成途中の状態を示す断面図である。図２０は、図１４～図１９の過程で形成された並列ｐｎ領域の構成を示す断面図である。
まず、ｎ++型半導体基板１上にｎ+型バッファ層２を形成する。なお、ｎ++型半導体基板１上にｎ+型バッファ層２が形成された半導体ウエハを用いてもよい。次に、ｎ+型バッファ層２の表面上に、ｎ-型エピタキシャル層１７をエピタキシャル成長させる。次に、ｎ-型エピタキシャル層１７の表面上に、フォトリソグラフィ技術によって所定の開口部を有するイオン注入用マスク１６Ａを例えばレジスト膜で形成する。開口部は、深さが深いｐ型カラム領域４Ａ（図２０参照）が形成される領域内に設けられる。次に、ｐ型の不純物を注入する。これにより、深さが深いｐ型カラム領域４Ａの一部となるｐ型の不純物が注入されたｐ型注入領域４５が形成される。ここまでの状態が図１４に記載される。
次に、イオン注入用マスク１６Ａを除去し、ｎ-型エピタキシャル層１７の表面上に、フォトリソグラフィ技術によって所定の開口部を有するイオン注入用マスク１６Ｂを例えばレジスト膜で形成する。開口部は、深さが深いｎ型カラム領域３Ａ（図２０参照）が形成される領域内に設けられる。次に、ｎ型の不純物を注入する。これにより、深さが深いｎ型カラム領域３Ａの一部となるｎ型の不純物が注入されたｎ型注入領域３５が形成される。ここまでの状態が図１５に記載される。
次に、イオン注入用マスク１６Ｂを除去し、ｎ-型エピタキシャル層１７の表面上に、ｎ-型エピタキシャル層１８をエピタキシャル成長させる。次に、ｎ-型エピタキシャル層１８の表面上に、フォトリソグラフィ技術によって所定の開口部を有するイオン注入用マスク１６Ｃを例えばレジスト膜で形成する。開口部は、深さが深いｐ型カラム領域４Ａと深さが浅いｐ型カラム領域４Ｂ（図２０参照）が形成される領域内に設けられる。次に、ｐ型の不純物を注入する。これにより、深さが深いｐ型カラム領域４Ａと深さが浅いｐ型カラム領域４Ｂの一部となるｐ型の不純物が注入されたｐ型注入領域４５が形成される。ここまでの状態が図１６に記載される。
次に、イオン注入用マスク１６Ｃを除去し、ｎ-型エピタキシャル層１８の表面上に、フォトリソグラフィ技術によって所定の開口部を有するイオン注入用マスク１６Ｄを例えばレジスト膜で形成する。開口部は、深さが深いｎ型カラム領域３Ａと深さが次に深いｎ型カラム領域３Ｂ（図２０参照）が形成される領域内に設けられる。次に、ｎ型の不純物を注入する。これにより、深さが深いｎ型カラム領域３Ａと深さが次に深いｎ型カラム領域３Ｂの一部となるｎ型の不純物が注入されたｎ型注入領域３５が形成される。ここまでの状態が図１７に記載される。
次に、イオン注入用マスク１６Ｄを除去し、ｎ-型エピタキシャル層１８の表面上に、ｎ-型エピタキシャル層１９をエピタキシャル成長させる。次に、ｎ-型エピタキシャル層１９の表面上に、フォトリソグラフィ技術によって所定の開口部を有するイオン注入用マスク１６Ｅを例えばレジスト膜で形成する。開口部は、深さが深いｐ型カラム領域４Ａと深さが浅いｐ型カラム領域４Ｂが形成される領域内に設けられる。次に、ｐ型の不純物を注入する。これにより、深さが深いｐ型カラム領域４Ａと深さが浅いｐ型カラム領域４Ｂの一部となるｐ型の不純物が注入されたｐ型注入領域４５が形成される。ここまでの状態が図１８に記載される。
次に、イオン注入用マスク１６Ｅを除去し、ｎ-型エピタキシャル層１９の表面上に、フォトリソグラフィ技術によって所定の開口部を有するイオン注入用マスク１６Ｆを例えばレジスト膜で形成する。開口部は、深さが深いｎ型カラム領域３Ａと深さが次に深いｎ型カラム領域３Ｂと深さが浅いｎ型カラム領域３Ｃ（図２０参照）が形成される領域内に設けられる。次に、ｎ型の不純物を注入する。これにより、ｎ型カラム領域３Ａ～３Ｃの一部となるｎ型の不純物が注入されたｎ型注入領域３５が形成される。不純物が注入されなかったｎ-型エピタキシャル層１７、１８はｎ-型ドリフト層１５となる。ここまでの状態が図１９に記載される。
この後、図１８、図１９のエピタキシャル成長、ｐ型の不純物注入、ｎ型の不純物注入を所定回数繰り返してｎ型注入領域３５およびｐ型注入領域を形成し、熱処理を行うことで、図２０に示す終端方向に向かうにしたがって段階的に浅くなり、さらに、ｐ型カラム領域４の深さが、ｎ型カラム領域３の深さより深く、かつ、ｐ型カラム領域４の底部が、ｎ-型ドリフト層１５の内にあるｐ型カラム領域４が設けられている並列ｐｎ領域２０Ｂが形成される。図１４～図１９において、イオン注入用マスク１６の開口部の幅は、活性領域３０で並列ｐｎ領域２０を形成する際の開口部の幅と同じである。このため、ｐｎカラムのピッチを変更することなく形成でき、製造プロセスばらつきにより電界アンバランスによる耐圧低下を防ぐことができる。
また、実施の形態にかかるＳＪ－ＭＯＳＦＥＴのエッジ終端領域４０の並列ｐｎ領域２０Ｂのｐ型カラム領域４は、以下のように形成することもできる。まず、ｎ+型バッファ層２、ｎ-型ドリフト層１５をエピタキシャル成長させる。ｎ-型ドリフト層１５をエピタキシャル成長させる際にｎ型の不純物をイオン注入してｎ型カラム領域３を形成する。次に、ｎ型カラム領域３の表面（エピタキシャル成長させたｎ-型ドリフト層１５の最上面）上に、酸化膜を形成する。次に、酸化膜の表面上に、フォトリソグラフィ技術によってｐ型カラム領域４を形成する位置に開口部を有するレジストマスクを形成する。
次に、レジストマスクをマスクとして、ドライエッチングによって酸化膜にｎ型カラム領域３が露出する開口部を形成する。次にレジストマスクを除去し、開口部を有する酸化膜をマスクとして、例えば、異方性のドライエッチングを行い、ｎ型カラム領域３にｐ型カラム用トレンチを形成する。次に、酸化膜を除去する。次に、ｎ型カラム領域３の表面を覆い、ｐ型カラム用トレンチの内部を埋め込むようにｐ型エピタキシャル層をエピタキシャル成長させ、ｐ型カラム領域４を形成する。
この場合でも、トレンチを形成する際のレジストマスクの開口部の幅は、活性領域３０で並列ｐｎ領域２０を形成する際の開口部の幅と同じである。このため、ｐｎカラムのピッチを変更することなく形成でき、製造プロセスばらつきにより電界アンバランスによる耐圧低下を防ぐことができる。
以上、説明したように、実施の形態によれば、並列ｐｎ領域は、ｎ型カラム領域およびｐ型カラム領域の深さがチップの終端部に向かうにしたがって段階的に浅くなり、さらに、ｐ型カラム領域の深さがｎ型カラム領域の深さより深く、かつ、底部が、ｎ-型ドリフト層の内にあるｐ型カラム領域が設けられている。これにより、裏面側の電子が不足し、ｐ型カラム領域から電子を調達するため、終端側に向かって空乏層を広げやすくなり、素子裏面側のｎ+型バッファ層側に向かって空乏層が広がり、エッジ終端領域全体を空乏化しやすくし、耐圧を保持しやすくすることができる。このように、活性領域とエッジ終端領域で並列ｐｎ領域のピッチを変えずに、空乏層を広げやすくすることができる。
以上において本発明では、シリコン基板の第１主面上にＭＯＳゲート構造を構成した場合を例に説明したが、これに限らず、半導体の種類（例えば、炭化珪素（ＳｉＣ）等）、基板主面の面方位等を種々変更可能である。また、本発明の実施の形態では、プレーナ型ＭＯＳＦＥＴを例に説明したが、これに限らず、トレンチ型ＭＯＳＦＥＴ等の超接合半導体装置等、様々な構成の半導体装置に適用可能である。また、本発明では、各実施の形態では第１導電型をｎ型とし、第２導電型をｐ型としたが、本発明は第１導電型をｐ型とし、第２導電型をｎ型としても同様に成り立つ。
以上のように、本発明にかかる超接合半導体装置は、電力変換装置や種々の産業用機械などの電源装置などに使用される高耐圧半導体装置に有用である。
１、１０１ ｎ++型半導体基板
２ ｎ+型バッファ層
３、１０３ ｎ型カラム領域
４、４Ａ、４Ｂ、１０４ ｐ型カラム領域
５、５Ｂ ｐ型ベース領域
６ ｎ+型ソース領域
７ ゲート絶縁膜
８ ゲート電極
９ 層間絶縁膜
１０ ソース電極
１１ 裏面電極
１４、１４Ｂ ｐ++型コンタクト領域
１５、１１５ ｎ-型ドリフト層
１６Ａ、１６Ｂ、１６Ｃ、１６Ｄ、１６Ｅ、１６Ｆ イオン注入用マスク
１７、１８、１９ ｎ-型エピタキシャル層
２０、２０Ｂ、１２０ 並列ｐｎ領域
２４、２５、２６ コンタクトホール
２７ ゲート配線
２８ ガードリング
２９ フィールドプレート電極
３０、１３０ 活性領域
３５ ｎ型注入領域
４０、１４０ エッジ終端領域
４２、１４２ エッジ終端Ｒ部
４５ ｐ型注入領域
５０ ＳＪ－ＭＯＳＦＥＴ
６２ チャネルストッパ電極
６３ ｐ型領域
６４ 保護膜
６５ ｎ型領域
１０２ ｎ型バッファ層
１０６ ｎ型ドリフト層
２００ 表面
３００ 半導体基体
このようなＳＪ－ＭＯＳＦＥＴでは、ドレイン電極－ソース電極間に電圧が印加されると、ｐ型ベース領域とｎ型ドリフト層１０６の間に空乏層が広がり、耐圧を保持する。空乏層はソース電極側からドレイン電極側へ向かって縦方向に広がるのと同時に横方向にも広がるため、エッジ終端領域１４０で空乏層の広がりを制御する終端構造の工夫が必要となる。素子の特性は主に活性領域１３０の特性で決定されることから、素子の性能を最大限に引き出すために、エッジ終端領域１４０の耐圧は活性領域１３０より高く保持する。
上述した発明によれば、並列ｐｎ領域は、ｎ型カラム領域およびｐ型カラム領域の深さがチップの終端部に向かうにしたがって段階的に浅くなり、さらに、深さがｎ型カラム領域の深さより深く、かつ、底部がｎ -型ドリフト層の内にあるｐ型カラム領域が設けられている。これにより、裏面側の電子が不足し、ｐ型カラム領域から電子を調達するため、終端側に向かって空乏層を広げやすくなり、素子裏面側のｎ+型バッファ層側に向かって空乏層が広がり、エッジ終端領域全体を空乏化しやすくし、耐圧を保持しやすくすることができる。このように、活性領域とエッジ終端領域で並列ｐｎ領域のピッチを変えずに、空乏層を広げやすくすることができる。
ｎ++型半導体基板（第１導電型の半導体基板）１は、例えばヒ素（Ａｓ）またはリン（Ｐ）がドーピングされたシリコン単結晶基板である。ｎ++型半導体基板１上には、ｎ+型バッファ層２が設けられている。ｎ+型バッファ層２は、ｎ++型半導体基板１よりも低い不純物濃度を有し、例えばリンがドーピングされている高濃度ｎ型層である。ｎ+型バッファ層２上にはｎ-型ドリフト層１５が設けられている。ｎ-型ドリフト層１５は、ｎ+型バッファ層２よりも低い不純物濃度を有し、例えばリンがドーピングされている低濃度ｎ型層である。以下、ｎ++型半導体基板１、ｎ+型バッファ層２、およびｎ-型ドリフト層１５を併せて半導体基体３００とする。半導体基体３００の上面を表面２００とする。半導体基体３００のおもて面（表面２００）側には、ＭＯＳゲート構造（素子構造）が形成されている。また、半導体基体３００の裏面には、ドレイン電極となる裏面電極１１が設けられている。
ＳＪ－ＭＯＳＦＥＴ５０のエッジ終端領域４０に、並列ｐｎ領域２０Ｂが設けられている。図１に示すように、並列ｐｎ領域２０Ｂの底部とｎ+型バッファ層２との間には、ｎ型カラム領域３より不純物濃度が低いｎ-型ドリフト層１５が選択的に設けられている。ｐ型カラム領域４は、後述するようにｎ-型ドリフト層１５にｐ型の不純物をイオン注入することにより形成される。また、ｎ型カラム領域３もｎ-型ドリフト層１５にｎ型の不純物をイオン注入することにより形成される。並列ｐｎ領域２０のｎ型カラム領域３およびｐ型カラム領域４の表面２００からの深さは、図１に示すＸＹ面において、ＳＪ－ＭＯＳＦＥＴ５０の外側に向かう（Ｘ軸の正の方向、ｐ型領域６３に向かう方向）に従って段階的に浅くなっている。ｎ-型ドリフト層１５は、ｎ型カラム領域３より不純物濃度が低いため、ｎ - 型ドリフト層１５に注入されたｐ型の不純物が、ｎ型カラム領域３より多く拡散する。このため、ｎ-型ドリフト層１５に接するｐ型カラム領域４の底部は、ｐ型カラム領域４の深さがｎ型カラム領域３の深さより深くなる箇所で、ｎ型カラム領域３に接するｐ型カラム領域４の部分より幅が広く、膨らんだ形状となっている。この形状により、ｐ型カラム領域４の底部はｎ型カラム領域３を挟んで隣り合うｐ型カラム領域４間の距離が近くなり、ＳＪ－ＭＯＳＦＥＴ５０の外側に向かって膨らんだｐ型不純物の多い領域を有する。これによって、ｐ型カラム領域４の底部とｎ+型バッファ層２との間でバランスよく空乏化し、電界集中が起こりにくくなるという効果を有する。
エッジ終端領域４０は、並列ｐｎ領域２０の外側にｎ-型ドリフト層１５が設けられる。ｎ-型ドリフト層１５は、並列ｐｎ領域２０の底部に設けられるｎ-型ドリフト層１５とつながっている（接続している）。ｎ-型ドリフト層１５の外側には、ｎ型領域６５がさらに設けられている。ｎ型領域６５は、ｎ型カラム領域３と同じ不純物濃度であってよい。ｎ-型ドリフト層１５とｎ型領域６５の上面には、層間絶縁膜９を介してチャネルストッパ電極６２が設けられている。チャネルストッパ電極６２は、層間絶縁膜９に開口されたコンタクトホール２６によってｐ型領域６３と電気的に接続されている。
また、図１および図２に示すように、並列ｐｎ領域２０Ｂの、最も活性領域３０側のｐ型カラム領域４および最も終端部側のｐ型カラム領域４以外のｐ型カラム領域４は、底部が、ｎ+型バッファ層２に達してよい。また、図１に示すようにエッジ終端領域４０で、隣り合うｐ型カラム領域４より深さが浅くなった、矢印Ａが示すｐ型カラム領域４では、底部の両側がｎ-型ドリフト層１５と接してもよいし、図２に示すように、エッジ終端領域４０で、隣り合うｐ型カラム領域４より深さが浅くなった、矢印Ｂが示すｐ型カラム領域４では、底部の片側のみがｎ-型ドリフト層１５と接してもよい。
ここで、図３は、実施の形態にかかるＳＪ－ＭＯＳＦＥＴの構造を示す平面概略図である。図３は、平面視で並列ｐｎ領域２０と並列ｐｎ領域２０Ｂにおけるｎ型カラム領域３とｐ型カラム領域４の配置を示す。図３に示すように、素子構造が形成されオン状態のときに電流が流れる領域である活性領域３０に並列ｐｎ領域２０が設けられ、活性領域３０を取り囲むエッジ終端領域４０に並列ｐｎ領域２０Ｂが設けられている。エッジ終端領域４０とは、半導体基体３００の表面２００側の電界を緩和し耐圧を保持する領域である。エッジ終端領域４０では、電界を緩和するため、角の部分に丸めたエッジ終端Ｒ部４２が設けられている。
また、図４は、実施の形態にかかるＳＪ－ＭＯＳＦＥＴの構造を示す図３のＡ－Ａ’断面概略図である。図４において、並列ｐｎ領域２０Ｂの構成を詳細に説明するため、ｎ型カラム領域３およびｐ型カラム領域４の数を図３よりも多く記載している。後述する図７でも同じである。図４は、活性領域３０のｘ方向側のエッジ終端領域４０の並列ｐｎ領域２０Ｂを示し、図１よりも簡略化して記載している（半導体基体３００の表面２００側に設けられるＭＯＳゲート等の構造、半導体基体３００の裏面に設けられる裏面電極１１を省略、並列ｐｎ領域２０および並列ｐｎ領域２０Ｂを簡略化）。
図５は、実施の形態にかかるＳＪ－ＭＯＳＦＥＴの構造を示す図３のＢ－Ｂ’断面概略図である。図６は、実施の形態にかかるＳＪ－ＭＯＳＦＥＴの構造を示す図３のＣ－Ｃ’断面概略図である。図５および図６は、活性領域３０のｚ方向側のエッジ終端領域４０の並列ｐｎ領域２０Ｂの構造を示す。
図４～図６に示すように、並列ｐｎ領域２０Ｂは、ｎ型カラム領域３およびｐ型カラム領域４の深さがＳＪ－ＭＯＳＦＥＴ５０の終端部（ｘ軸の正の方向およびｚ軸の正の方向でｐ型領域６３が設けられている領域）に向かうにしたがって段階的に浅くなっている。さらに、深さがｎ型カラム領域３の深さより深く、かつ、底部がｎ -型ドリフト層１５の内にあるｐ型カラム領域４が設けられている。この場合、ｐ型カラム領域４の底部の側面は、両方または片方がｎ-型ドリフト層１５と接している。
ここで、図７は、実施の形態にかかるＳＪ－ＭＯＳＦＥＴの構造を示す図３のＤ－Ｄ’断面概略図である。図８は、実施の形態にかかるＳＪ－ＭＯＳＦＥＴの構造を示す図３のＥ－Ｅ’断面概略図である。図７および図８は、活性領域３０からエッジ終端Ｒ部４２までの並列ｐｎ領域２０Ｂの構造を示す。
図１２は、従来構造３のＳＪ－ＭＯＳＦＥＴの構造を示す図２１のＡ－Ａ’断面概略図である。図１３は、従来構造３のＳＪ－ＭＯＳＦＥＴの電界分布のシミュレーション結果を示すグラフである。従来構造３のＳＪ－ＭＯＳＦＥＴとは、特許文献１に記載のＳＪ－ＭＯＳＦＥＴである。従来構造３のＳＪ－ＭＯＳＦＥＴの平面概略図は、従来構造１のＳＪ－ＭＯＳＦＥＴの平面概略図と同じであるため、記載を省略する（図２１参照）。図１２に示すように、従来構造３のＳＪ－ＭＯＳＦＥＴでは、ｐ型カラム領域１０４およびｎ型カラム領域１０３は、終端部に向かうにしたがって段階的に浅くなり、並列ｐｎ領域１２０とｎ型バッファ層１０２との間にｎ-型ドリフト層１１５が設けられているが、ｐ型カラム領域１０４の両側または片側はｎ型カラム領域１０３で囲まれている。このため、ｐ型カラム領域１０４は、隣接するｎ型カラム領域１０３から電子を供給し、空乏化するため、図１３に示すように深さ方向に空乏層が広がりにくくなっている。これに対して、実施の形態の構造（図４参照）では、ｎ型カラム領域３から突出したｐ型カラム領域４が、ｎ-型ドリフト層１５から電子を供給し空乏化するため、図１０に示すように空乏層が深さ方向に広がりやすく、従来構造３の構造より高耐圧を保持できる。
この後、図１８、図１９のエピタキシャル成長、ｐ型の不純物注入、ｎ型の不純物注入を所定回数繰り返してｎ型注入領域３５およびｐ型注入領域を形成し、熱処理を行うことで、ｐ型カラム領域４およびｎ型カラム領域３が図２０に示す終端方向に向かうにしたがって段階的に浅くなり、さらに、深さがｎ型カラム領域３の深さより深く、かつ、底部がｎ -型ドリフト層１５の内にあるｐ型カラム領域４が設けられている並列ｐｎ領域２０Ｂが形成される。図１４～図１９において、イオン注入用マスク１６の開口部の幅は、活性領域３０で並列ｐｎ領域２０を形成する際の開口部の幅と同じである。このため、ｐｎカラムのピッチを変更することなく形成でき、製造プロセスばらつきにより電界アンバランスによる耐圧低下を防ぐことができる。
以上、説明したように、実施の形態によれば、並列ｐｎ領域は、ｎ型カラム領域およびｐ型カラム領域の深さがチップの終端部に向かうにしたがって段階的に浅くなり、さらに、深さがｎ型カラム領域の深さより深く、かつ、底部がｎ -型ドリフト層の内にあるｐ型カラム領域が設けられている。これにより、裏面側の電子が不足し、ｐ型カラム領域から電子を調達するため、終端側に向かって空乏層を広げやすくなり、素子裏面側のｎ+型バッファ層側に向かって空乏層が広がり、エッジ終端領域全体を空乏化しやすくし、耐圧を保持しやすくすることができる。このように、活性領域とエッジ終端領域で並列ｐｎ領域のピッチを変えずに、空乏層を広げやすくすることができる。

Claims (7)

  1. 活性領域と、前記活性領域の外側に配置され、前記活性領域の周囲を囲む終端構造部と、を有する超接合半導体装置であって、
    第１導電型の半導体基板のおもて面に設けられた、前記半導体基板より低不純物濃度の第１導電型のバッファ層と、
    前記バッファ層の上面に設けられた、前記バッファ層より低不純物濃度の第１導電型のドリフト層と、
    前記ドリフト層内に設けられ前記バッファ層に達する第１導電型の第１カラム領域と第２導電型の第２カラム領域とが前記おもて面に平行な方向において繰り返し交互に配置された第１並列ｐｎ構造と、
    前記活性領域の前記第１並列ｐｎ構造の表面層に設けられた第２導電型のベース領域と、
    前記活性領域の前記ベース領域の表面層に選択的に設けられた第１導電型のソース領域と、
    前記ベース領域の、前記ソース領域と前記第１カラム領域とに挟まれた部分の表面上にゲート絶縁膜を介して設けられたゲート電極と、
    を備え、
    前記終端構造部は、前記第１カラム領域および前記第２カラム領域の深さが終端部に向かうにしたがって段階的に浅くなる第２並列ｐｎ構造を有し、
    前記終端構造部では、前記第２カラム領域の底部が、前記ドリフト層の内にある前記第２カラム領域が設けられていることを特徴とする超接合半導体装置。
  2. 前記活性領域の前記第１カラム領域と前記終端構造部の前記第１カラム領域は、同じ幅であり、
    前記活性領域の前記第２カラム領域と前記終端構造部の前記第２カラム領域は、同じ幅であることを特徴とする請求項１に記載の超接合半導体装置。
  3. 前記第２カラム領域は、前記ドリフト層と接する部分の幅は、前記第１カラム領域と接する部分の幅よりも広いことを特徴とする請求項１または２に記載の超接合半導体装置。
  4. 前記終端構造部の前記第２カラム領域は、最も前記活性領域側、最も終端部側の前記第２カラム領域以外は、前記底部が、前記ドリフト層内にあることを特徴とする請求項１～３のいずれか一つに記載の超接合半導体装置。
  5. 前記終端構造部で、隣り合う前記第２カラム領域より深さが浅くなった前記第２カラム領域では、前記底部の片側のみが前記ドリフト層と接していることを特徴とする請求項１～４のいずれか一つに記載の超接合半導体装置。
  6. 前記第１並列ｐｎ構造と前記第２並列ｐｎ構造は平面視でストライプ状であることを特徴とする請求項１～５のいずれか一つに記載の超接合半導体装置。
  7. 前記バッファ層の不純物濃度は、前記第１カラム領域の不純物濃度より高いことを特徴とする請求項１～６のいずれか一つに記載の超接合半導体装置。
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