JP2023135674A - 超接合半導体装置 - Google Patents

超接合半導体装置 Download PDF

Info

Publication number
JP2023135674A
JP2023135674A JP2022040859A JP2022040859A JP2023135674A JP 2023135674 A JP2023135674 A JP 2023135674A JP 2022040859 A JP2022040859 A JP 2022040859A JP 2022040859 A JP2022040859 A JP 2022040859A JP 2023135674 A JP2023135674 A JP 2023135674A
Authority
JP
Japan
Prior art keywords
region
type
column region
parallel
type column
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP2022040859A
Other languages
English (en)
Inventor
典明 八尾
Noriaki Yao
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Fuji Electric Co Ltd
Original Assignee
Fuji Electric Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Fuji Electric Co Ltd filed Critical Fuji Electric Co Ltd
Priority to JP2022040859A priority Critical patent/JP2023135674A/ja
Priority to US18/160,162 priority patent/US20230299131A1/en
Priority to CN202310087489.XA priority patent/CN116779638A/zh
Publication of JP2023135674A publication Critical patent/JP2023135674A/ja
Pending legal-status Critical Current

Links

Images

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0603Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
    • H01L29/0607Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration
    • H01L29/0611Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices
    • H01L29/0615Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices by the doping profile or the shape or the arrangement of the PN junction, or with supplementary regions, e.g. junction termination extension [JTE]
    • H01L29/063Reduced surface field [RESURF] pn-junction structures
    • H01L29/0634Multiple reduced surface field (multi-RESURF) structures, e.g. double RESURF, charge compensation, cool, superjunction (SJ), 3D-RESURF, composite buffer (CB) structures
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/26Bombardment with radiation
    • H01L21/263Bombardment with radiation with high-energy radiation
    • H01L21/265Bombardment with radiation with high-energy radiation producing ion implantation
    • H01L21/266Bombardment with radiation with high-energy radiation producing ion implantation using masks
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0603Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
    • H01L29/0607Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration
    • H01L29/0611Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices
    • H01L29/0615Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices by the doping profile or the shape or the arrangement of the PN junction, or with supplementary regions, e.g. junction termination extension [JTE]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0603Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
    • H01L29/0607Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration
    • H01L29/0611Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices
    • H01L29/0615Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices by the doping profile or the shape or the arrangement of the PN junction, or with supplementary regions, e.g. junction termination extension [JTE]
    • H01L29/0619Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices by the doping profile or the shape or the arrangement of the PN junction, or with supplementary regions, e.g. junction termination extension [JTE] with a supplementary region doped oppositely to or in rectifying contact with the semiconductor containing or contacting region, e.g. guard rings with PN or Schottky junction
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0684Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape, relative sizes or dispositions of the semiconductor regions or junctions between the regions
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/10Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/1095Body region, i.e. base region, of DMOS transistors or IGBTs
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007Multistep manufacturing processes
    • H01L29/66075Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409Unipolar field-effect transistors
    • H01L29/66477Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66674DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/66712Vertical DMOS transistors, i.e. VDMOS transistors
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76Unipolar devices, e.g. field effect transistors
    • H01L29/772Field effect transistors
    • H01L29/78Field effect transistors with field effect produced by an insulated gate
    • H01L29/7801DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/7802Vertical DMOS transistors, i.e. VDMOS transistors
    • H01L29/7811Vertical DMOS transistors, i.e. VDMOS transistors with an edge termination structure
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76Unipolar devices, e.g. field effect transistors
    • H01L29/772Field effect transistors
    • H01L29/78Field effect transistors with field effect produced by an insulated gate
    • H01L29/7827Vertical transistors
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0603Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
    • H01L29/0607Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration
    • H01L29/0638Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for preventing surface leakage due to surface inversion layer, e.g. with channel stopper
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0684Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape, relative sizes or dispositions of the semiconductor regions or junctions between the regions
    • H01L29/0692Surface layout
    • H01L29/0696Surface layout of cellular field-effect devices, e.g. multicellular DMOS transistors or IGBTs
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76Unipolar devices, e.g. field effect transistors
    • H01L29/772Field effect transistors
    • H01L29/78Field effect transistors with field effect produced by an insulated gate
    • H01L29/7801DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/7802Vertical DMOS transistors, i.e. VDMOS transistors
    • H01L29/7813Vertical DMOS transistors, i.e. VDMOS transistors with trench gate electrode, e.g. UMOS transistors

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • General Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Computer Hardware Design (AREA)
  • Ceramic Engineering (AREA)
  • High Energy & Nuclear Physics (AREA)
  • Manufacturing & Machinery (AREA)
  • Chemical & Material Sciences (AREA)
  • Composite Materials (AREA)
  • Health & Medical Sciences (AREA)
  • Toxicology (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)

Abstract

【課題】活性領域とエッジ終端領域のピッチを変えずに、エッジ終端領域の空乏層を広げやすくする超接合半導体装置を提供する。【解決手段】超接合半導体装置は、第1導電型の半導体基板1のおもて面に設けられた、半導体基板1より低不純物濃度の第1導電型のバッファ層2と、バッファ層2の上面に設けられた、バッファ層2より低不純物濃度の第1導電型のドリフト層15と、ドリフト層15内に設けられバッファ層2に達する第1導電型の第1カラム領域3と第2導電型の第2カラム領域4とがおもて面に平行な方向において繰り返し交互に配置された第1並列pn構造20と、終端構造部40は、第1カラム領域3および第2カラム領域4の深さが終端部に向かうにしたがって段階的に浅くなる第2並列pn構造20Bを有し、終端構造部40では、第2カラム領域4の底部が、ドリフト層15の内にある第2カラム領域4が設けられている。【選択図】図1

Description

この発明は、超接合半導体装置に関する。
通常のn型チャネル縦型MOSFET(Metal Oxide Semiconductor Field Effect Transistor:絶縁ゲート型電界効果トランジスタ)では、半導体基板内に形成される複数の半導体層のうち、n型伝導層(ドリフト層)が最も高抵抗の半導体層である。このn型ドリフト層の電気抵抗が縦型MOSFET全体のオン抵抗に大きく影響を与えている。n型ドリフト層の厚みを薄くし電流経路を短くすることで、縦型MOSFET全体のオン抵抗を低減することを実現できる。
しかし、縦型MOSFETは、オフ状態において空乏層が高抵抗のn型ドリフト層まで広がることで、耐圧を保持する機能も有している。このため、オン抵抗低減のためにn型ドリフト層を薄くした場合、オフ状態における空乏層の広がりが短くなるため、低い印加電圧で破壊電界強度に達しやすくなり、耐圧が低下する。一方、縦型MOSFETの耐圧を高くするためには、n型ドリフト層の厚みを増加させる必要があり、オン抵抗が増加する。このようなオン抵抗と耐圧の関係をトレードオフ関係と呼び、トレードオフ関係にある両者をともに向上させることは一般的に難しい。このオン抵抗と耐圧とのトレードオフ関係は、IGBT(Insulated Gate Bipolar Transistor:絶縁ゲート型バイポーラトランジスタ)やバイポーラトランジスタ、ダイオード等の半導体装置においても同様に成立することが知られている。
上述のような問題を解決する半導体装置の構造として、超接合(SJ:Super Junction:スーパージャンクション)構造が知られている。例えば、超接合構造を有するMOSFET(以下、SJ-MOSFET)が知られている。図21は、従来構造1のSJ-MOSFETの構造を示す平面概略図である。図22は、従来構造1のSJ-MOSFETの構造を示す図21のA-A’断面概略図である。図21は、平面視で従来構造1のn型カラム領域103およびp型カラム領域104の配置を示す。図22は、従来構造1のn型カラム領域103およびp型カラム領域104の断面構造を示す。
図22に示すように、従来構造1のSJ-MOSFETは、例えば、シリコン(Si)からなる高不純物濃度のn++型半導体基板101上にn型バッファ層102、n型バッファ層102上にn型ドリフト層106をエピタキシャル成長させる。n型ドリフト層106の表面200からn++型半導体基板101に向かってp型カラム領域104が設けられている。n++型半導体基板101とp型カラム領域104底部との間にはn型バッファ層102が設けられている。図22では、p型カラム領域104とn++型半導体基板101の間にn型バッファ層102が設けられているが、p型カラム領域104およびn型カラム領域103はn++型半導体基板101に接していてもよい。
また、n型ドリフト層106中に、基板主面に垂直な方向に延び、かつ基板主面に平行な面において狭い幅を有するp型領域(p型カラム領域104)とn型領域(n型カラム領域103)とを基板主面に平行な面において交互に繰り返し並べた並列構造(以降、並列pn領域120と称する)を有している。並列pn領域120を構成するn型カラム領域103は、n型バッファ層102より不純物濃度を高めた領域である。並列pn領域120では、p型カラム領域104およびn型カラム領域103に含まれる不純物濃度を略等しくすることで、オフ状態において擬似的にノンドープ層を作り出して高耐圧化を図ることができる。
また、図21および図22に示すように、並列pn領域120は、素子構造が形成されオン状態のときに電流が流れる領域である活性領域130だけでなく、活性領域130を取り囲むエッジ終端領域140にも設けられている。エッジ終端領域140とは、n型ドリフト層106の表面200側の電界を緩和し耐圧を保持する領域である。エッジ終端領域140では、電界を緩和するため、角の部分を丸めたエッジ終端R部142が設けられている。
また、従来構造1のSJ-MOSFETは、n型ドリフト層106の表面200側に、MOSゲート(金属-酸化膜-半導体からなる絶縁ゲート)構造を備える。素子が形成されオン状態のときに電流が流れる活性領域130の並列pn領域120上には、図示を省略するが、p型ベース領域、n+型ソース領域、p++型コンタクト領域、ゲート絶縁膜およびゲート電極からなるMOSゲート構造が設けられている。
おもて面電極として、p++型コンタクト領域およびn+型ソース領域に接するソース電極が設けられ、n++型半導体基板101の裏面(n型バッファ層102が設けられている面と反対の面)には、裏面電極としてドレイン電極(不図示)が設けられている。
このようなSJ-MOSFETでは、ドレイン電極-ソース電極間に電圧が印加されると、p型ベース領域とn型ドリフト層102の間に空乏層が広がり、耐圧を保持する。空乏層はソース電極側からドレイン電極側へ向かって縦方向に広がるのと同時に横方向にも広がるため、エッジ終端領域140で空乏層の広がりを制御する終端構造の工夫が必要となる。素子の特性は主に活性領域130の特性で決定されることから、素子の性能を最大限に引き出すために、エッジ終端領域140の耐圧は活性領域130より高く保持する。
耐圧の大きさは、不純物濃度に依存する空乏層の幅により決定し、不純物濃度が低く空乏層が広い程高い耐圧を保持することができる。横方向に広がる空乏層が素子端部に達すると、パンチスルーが発生し耐圧が保持できなくなるため、エッジ終端領域140で空乏層の広がりを止める必要がある。しかし、空乏層の広がりを急激に止めてしまうと、電界集中によるアバランシェ電流が発生して素子の破壊に繋がり、緩やかにするとエッジ終端領域140の幅が広がり、素子が大きくなってしまうことから、バランスよく空乏層の広がりを抑える必要がある。
SJ-MOSFETは、並列pn領域120が、エッジ終端領域140にも配置されているため、エッジ終端領域140のpn接合の空乏層の制御が重要となる。
また、高抵抗半導体層に隣接する第1の半導体ピラー領域及び第2の半導体ピラー領域の深さが、終端部に向かうにしたがって段階的に浅くなる境界領域が設けられたスーパージャンクション構造部により、プロセス上のばらつきに対する耐圧の低下が小さい半導体装置が知られている(例えば、下記特許文献1参照)。
また、第1並列pn層上に堆積した第1半導体層に第2並列pn層のp型領域を形成するためのイオン注入を行った後に、局所絶縁膜を形成するため、半導体部表面に局所絶縁膜による段差が存在しなく、並列pn層の微細化を図った場合においても、パターン不良を生じさせることなくイオン注入用マスクを精度よく形成することができ、終端構造部の耐圧を向上させることができる半導体装置が知られている(例えば、下記特許文献2参照)。
特開2007-335844号公報 特開2016-021547号公報
このように、SJ-MOSFETは、オン抵抗低減のために並列pn領域120の不純物濃度を高くしすぎると、空乏層が広がりにくく耐圧が低下する。活性領域130の特性を最大限に引き出すため、活性領域130よりもエッジ終端領域140の耐圧を高く設定する。エッジ終端領域140も活性領域130と同じように、電界分布に沿って隣り合うn型カラム領域103とp型カラム領域104の電子とホールが結合し空乏層が広がっていくが、エッジ終端領域140の表面側には電圧が印加されないため、電界は活性領域130のソース電極終端部を中心として扇状に分布する。これにより、電子とホールの供給がアンバランスになりやすく、エッジ終端領域140は外側へ広がりにくく耐圧を高くしにくい。
従来構造1のSJ-MOSFETでは、図21および図22に示すように、並列pn領域120は、活性領域130とエッジ終端領域140の並列pn領域120が同一ピッチ、つまり、n型カラム領域103とp型カラム領域104の幅が同一となっている。この場合、エッジ終端領域140は空乏化しにくく、エッジ終端領域140の耐圧が低下しやすいという問題がある。
図23は、従来構造2のSJ-MOSFETの構造を示す平面概略図である。図24は、従来構造2のSJ-MOSFETの構造を示す図23のA-A’断面概略図である。図23は、平面視で従来構造2のn型カラム領域103およびp型カラム領域104の配置を示す。図24は、従来構造2のn型カラム領域103およびp型カラム領域104の断面構造を示す。従来構造2のSJ-MOSFETでは、エッジ終端領域140の耐圧を活性領域130より高くする方法として、エッジ終端領域140の並列pn領域120のピッチを活性領域130のピッチより狭くして空乏層を広げやすくしている。また、エッジ終端領域140の耐圧を活性領域130より高くする方法として、エッジ終端領域140の並列pn領域120の不純物濃度を低くする方法もある。
しかしながら、活性領域130とエッジ終端領域140とで並列pn領域120のピッチが異なる場合、ピッチ切替え部の制御が難しく、製造プロセスばらつきにより電界アンバランスによる耐圧低下が生じやすいという課題がある。
この発明は、上述した従来技術による問題点を解消するため、活性領域とエッジ終端領域のピッチを変えずに、エッジ終端領域の空乏層を広げやすくする超接合半導体装置を提供することを目的とする。
上述した課題を解決し、本発明の目的を達成するため、この発明にかかる超接合半導体装置は、次の特徴を有する。活性領域と、前記活性領域の外側に配置され、前記活性領域の周囲を囲む終端構造部と、を有する超接合半導体装置である。第1導電型の半導体基板のおもて面に前記半導体基板より低不純物濃度の第1導電型のバッファ層が設けられる。前記バッファ層の上面に、前記バッファ層より低不純物濃度の第1導電型のドリフト層が設けられる。前記ドリフト層内に前記バッファ層に達する第1導電型の第1カラム領域と第2導電型の第2カラム領域とが前記おもて面に平行な方向において繰り返し交互に配置された第1並列pn構造が設けられる。前記活性領域の前記第1並列pn構造の表面層に第2導電型のベース領域が設けられる。前記活性領域の前記ベース領域の表面層に選択的に第1導電型のソース領域が設けられる。前記ベース領域の、前記ソース領域と前記第1カラム領域とに挟まれた部分の表面上にゲート絶縁膜を介してゲート電極が設けられる。前記終端構造部は、前記第1カラム領域および前記第2カラム領域の深さが終端部に向かうにしたがって段階的に浅くなる第2並列pn構造を有する。前記終端構造部では、前記第2カラム領域の底部が、前記ドリフト層の内にある前記第2カラム領域が設けられている。
また、この発明にかかる超接合半導体装置は、上述した発明において、前記活性領域の前記第1カラム領域と前記終端構造部の前記第1カラム領域は、同じ幅であり、前記活性領域の前記第2カラム領域と前記終端構造部の前記第2カラム領域は、同じ幅であることを特徴とする。
また、この発明にかかる超接合半導体装置は、上述した発明において、前記第2カラム領域は、前記ドリフト層と接する部分の幅は、前記第1カラム領域と接する部分の幅よりも広いことを特徴とする。
また、この発明にかかる超接合半導体装置は、上述した発明において、前記終端構造部の前記第2カラム領域は、最も前記活性領域側、最も終端部側の前記第2カラム領域以外は、前記底部が、前記ドリフト層内にあることを特徴とする。
また、この発明にかかる超接合半導体装置は、上述した発明において、前記終端構造部で、隣り合う前記第2カラム領域より深さが浅くなった前記第2カラム領域では、前記底部の片側のみが前記ドリフト層と接していることを特徴とする。
また、この発明にかかる超接合半導体装置は、上述した発明において、前記第1並列pn構造と前記第2並列pn構造は平面視でストライプ状であることを特徴とする。
また、この発明にかかる超接合半導体装置は、上述した発明において、前記バッファ層の不純物濃度は、前記第1カラム領域の不純物濃度より高いことを特徴とする。
上述した発明によれば、並列pn領域は、n型カラム領域およびp型カラム領域の深さがチップの終端部に向かうにしたがって段階的に浅くなり、さらに、p型カラム領域の深さがn型カラム領域の深さより深く、かつ、底部が、n-型ドリフト層の内にあるp型カラム領域が設けられている。これにより、裏面側の電子が不足し、p型カラム領域から電子を調達するため、終端側に向かって空乏層を広げやすくなり、素子裏面側のn+型バッファ層側に向かって空乏層が広がり、エッジ終端領域全体を空乏化しやすくし、耐圧を保持しやすくすることができる。このように、活性領域とエッジ終端領域で並列pn領域のピッチを変えずに、空乏層を広げやすくすることができる。
本発明にかかる超接合半導体装置によれば、活性領域とエッジ終端領域のピッチを変えずに、エッジ終端領域の空乏層を広げやすくするという効果を奏する。
実施の形態にかかるSJ-MOSFETの構造を示す断面図である。 実施の形態にかかるSJ-MOSFETの他の構造を示す断面図である。 実施の形態にかかるSJ-MOSFETの構造を示す平面概略図である。 実施の形態にかかるSJ-MOSFETの構造を示す図3のA-A’断面概略図である。 実施の形態にかかるSJ-MOSFETの構造を示す図3のB-B’断面概略図である。 実施の形態にかかるSJ-MOSFETの構造を示す図3のC-C’断面概略図である。 実施の形態にかかるSJ-MOSFETの構造を示す図3のD-D’断面概略図である。 実施の形態にかかるSJ-MOSFETの構造を示す図3のE-E’断面概略図である。 従来構造1のSJ-MOSFETの電界分布のシミュレーション結果を示すグラフである。 実施の形態にかかるSJ-MOSFETの電界分布のシミュレーション結果を示すグラフである。 従来構造1のSJ-MOSFETと実施の形態にかかるSJ-MOSFETのエッジ終端領域の耐電荷性を示すグラフである。 従来構造3のSJ-MOSFETの構造を示す図21のA-A’断面概略図である。 従来構造3のSJ-MOSFETの電界分布のシミュレーション結果を示すグラフである。 実施の形態にかかるSJ-MOSFETのエッジ終端領域の並列pn領域の形成途中の状態を示す断面図である(その1)。 実施の形態にかかるSJ-MOSFETのエッジ終端領域の並列pn領域の形成途中の状態を示す断面図である(その2)。 実施の形態にかかるSJ-MOSFETのエッジ終端領域の並列pn領域の形成途中の状態を示す断面図である(その3)。 実施の形態にかかるSJ-MOSFETのエッジ終端領域の並列pn領域の形成途中の状態を示す断面図である(その4)。 実施の形態にかかるSJ-MOSFETのエッジ終端領域の並列pn領域の形成途中の状態を示す断面図である(その5)。 実施の形態にかかるSJ-MOSFETのエッジ終端領域の並列pn領域の形成途中の状態を示す断面図である(その6)。 図14~図19の過程で形成された並列pn領域の構成を示す断面図である。 従来構造1のSJ-MOSFETの構造を示す平面概略図である。 従来構造1のSJ-MOSFETの構造を示す図21のA-A’断面概略図である。 従来構造2のSJ-MOSFETの構造を示す平面概略図である。 従来構造2のSJ-MOSFETの構造を示す図23のA-A’断面概略図である。
以下に添付図面を参照して、この発明にかかる超接合半導体装置の好適な実施の形態を詳細に説明する。本明細書および添付図面においては、nまたはpを冠記した層や領域では、それぞれ電子または正孔が多数キャリアであることを意味する。また、nやpに付す+および-は、それぞれそれが付されていない層や領域よりも高不純物濃度および低不純物濃度であることを意味する。+および-を含めたnやpの表記が同じ場合は近い濃度であることを示し濃度が同じとは限らない。なお、以下の実施の形態の説明および添付図面において、同様の構成には同一の符号を付し、重複する説明を省略する。
(実施の形態)
本発明にかかる半導体装置について、SJ-MOSFETを例に説明する。図1は、実施の形態にかかるSJ-MOSFETの構造を示す断面図である。図1に示すSJ-MOSFET50は、シリコン(Si)からなる半導体基体300(半導体チップ)のおもて面(p型ベース領域5側の面)側にMOS(Metal Oxide Semiconductor)ゲートを備えたSJ-MOSFETである。図1では、1つの単位セル(素子の機能単位)のみを示し、これらに隣接する他の単位セルを図示省略する。
++型半導体基板(第1導電型の半導体基板)1は、例えばヒ素(As)またはリン(P)がドーピングされたシリコン単結晶基板である。n++型半導体基板1上には、n+型バッファ層2が設けられている。n+型バッファ層2は、n++型半導体基板1よりも低い不純物濃度を有し、例えばリンがドーピングされている低濃度n型層である。n+型バッファ層2上にはn-型ドリフト層15が設けられている。n-型ドリフト層15は、n+型バッファ層2よりも低い不純物濃度を有し、例えばリンがドーピングされている低濃度n型層である。以下、n++型半導体基板1、n+型バッファ層2、およびn-型ドリフト層15を併せて半導体基体300とする。半導体基体300の上面を表面200とする。半導体基体300のおもて面(表面200)側には、MOSゲート構造(素子構造)が形成されている。また、半導体基体300の裏面には、ドレイン電極となる裏面電極11が設けられている。
SJ-MOSFET50の活性領域30には、n型カラム領域3とp型カラム領域4とが交互に繰り返し配置された並列pn領域20が設けられている。エッジ終端領域40には、n型カラム領域3とp型カラム領域4とが交互に繰り返し配置された、後述する並列pn領域20Bが設けられている。
図1では、並列pn領域20のn型カラム領域3とp型カラム領域4とが交互に繰り返し配置された方向がx方向である。活性領域30のp型カラム領域4の上にはp型ベース領域5が選択的に設けられている。活性領域30のp型ベース領域5の底面は、p型カラム領域4の上面に接している。活性領域30のp型ベース領域5は、半導体基体300の表面200側に設けられている。p型カラム領域4は、半導体基体300の表面200からn+型バッファ層2に達するように設けられている。p型ベース領域5の上面の幅は、p型カラム領域4の幅より広くしている。n型カラム領域3もp型カラム領域4と同様に、半導体基体300の表面200からn+型バッファ層2に達するように設けられている。後述するように、活性領域30およびエッジ終端領域40におけるn型カラム領域3とp型カラム領域4の平面形状は、例えばストライプ形状である。p型カラム領域4の平面形状がストライプ形状である場合、p型ベース領域5の平面形状もストライプ形状である。
n型カラム領域3の不純物濃度は、n++型半導体基板1の不純物濃度より低い。p型カラム領域4の不純物濃度とp型ベース領域5の不純物濃度は等しくてもよい。また、n型カラム領域3の不純物濃度とp型カラム領域4の不純物濃度は等しくてもよい。
活性領域30のp型ベース領域5の表面側には、n+型ソース領域(第1導電型の第1半導体領域)6が選択的に設けられている。活性領域30のp型ベース領域5の表面側には、n+型ソース領域6と接するp++型コンタクト領域14が選択的に設けられていてもよい。
活性領域30には、MOSゲート構造が形成されている。具体的には、p型ベース領域5の、n+型ソース領域6とn型カラム領域3とに挟まれた部分の表面には、ゲート絶縁膜7を介してゲート電極8が設けられている。ゲート電極8は、ゲート絶縁膜7を介して、n型カラム領域3の表面上に設けられていてもよい。
層間絶縁膜9は、半導体基体300の表面200側に、ゲート電極8を覆うように設けられている。ソース電極10は、層間絶縁膜9に開口されたコンタクトホール24によって、n+型ソース領域6およびp型ベース領域5に接し、n+型ソース領域6およびp型ベース領域5と電気的に接続される。p++型コンタクト領域14が設けられる場合、ソース電極10は、n+型ソース領域6およびp++型コンタクト領域14に接し、n+型ソース領域6およびp++型コンタクト領域14と電気的に接続される。
ソース電極10は、ゲート絶縁膜7および層間絶縁膜9によって、ゲート電極8と電気的に絶縁されている。ソース電極10上には、選択的に例えばポリイミドからなるパッシベーション膜などの保護膜64が設けられている。
また、耐圧を保持するエッジ終端領域40には、もっとも活性領域30に近い側に、ソース電極10と離して、ゲート電極8と電気的に接続するゲート配線27が設けられている。ゲート配線27は、活性領域30とエッジ終端領域40との境界に沿った略環状に設けられる。
エッジ終端領域40のソース電極10およびゲート配線27と下方向(y方向)に対向する領域では、半導体基体のおもて面に露出するp型ベース領域5Bが、n型カラム領域3およびp型カラム領域4の上部に接するように設けられている。p型ベース領域5B内に、半導体基体のおもて面に露出するp++型コンタクト領域14Bを設けてもよい。このため、p型ベース領域5Bと接するp型カラム領域4の電位は、ソース電位となる。
ゲート配線27よりも外側(エッジ終端領域40側)にゲート配線27と離して、フィールドプレート電極29が複数配置されている。フィールドプレート電極29は、層間絶縁膜9に開口されたコンタクトホール25によってガードリング28と電気的に接続されている。フィールドプレート電極29およびガードリング28は、ゲート配線27の外側に環状に設けられる。ガードリング28は、エッジ終端領域40の電界を緩和して耐圧を保持するための領域である。
フィールドプレート電極29よりも外側にフィールドプレート電極29と離して、チャネルストッパ電極62が配置されている。チャネルストッパ電極62は、層間絶縁膜9に開口されたコンタクトホール26によって、チャネルストッパとして機能するp型領域63と電気的に接続されている。p型領域63は、ガードリング28と同じ不純物濃度であってよい。チャネルストッパ電極62およびp型領域63は、フィールドプレート電極29の外側に略環状に設けられる。
SJ-MOSFET50のエッジ終端領域40に、並列pn領域20Bが設けられている。図1に示すように、並列pn領域20Bの底部とn+型バッファ層3との間には、n型カラム領域3より不純物濃度が低いn-型ドリフト層15が選択的に設けられている。p型カラム領域4は、後述するようにn-型ドリフト層15にp型の不純物をイオン注入することにより形成される。また、n型カラム領域3もn-型ドリフト層15にn型の不純物をイオン注入することにより形成される。並列pn領域20のn型カラム領域3およびp型カラム領域4の表面200からの深さは、図1に示すXY面において、SJ-MOSFET50の外側に向かう(X軸の正の方向、p型領域63に向かう方向)に従って段階的に浅くなっている。n-型ドリフト層15は、n型カラム領域3より不純物濃度が低いため、注入されたp型の不純物が、n型カラム領域3より多く拡散する。このため、n-型ドリフト層15に接するp型カラム領域4の底部は、p型カラム領域4の深さがn型カラム領域3の深さより深くなる箇所で、n型カラム領域3に接するp型カラム領域4の部分より幅が広く、膨らんだ形状となっている。この形状により、p型カラム領域4の底部はn型カラム領域3を挟んで隣り合うp型カラム領域4間の距離が近くなり、SJ-MOSFET50の外側に向かって膨らんだp型不純物の多い領域を有する。これによって、p型カラム領域4の底部とn+型バッファ層2との間でバランスよく空乏化し、電界集中が起こりにくくなるという効果を有する。
また、この実施の形態では、n+型バッファ層2の不純物濃度がn型カラム領域3の不純物濃度より高くなっている。これにより、活性領域30のオン抵抗を低減できる。また、SJ-MOSFET50内部にある確率で宇宙線等の高エネルギー粒子が侵入した際に、SJ-MOSFET50内部の電界状態が変化し、空乏層がn+型バッファ層2とn++型半導体基板1との境界付近にまで到達する場合がある。この場合は、n+型バッファ層2とn++型半導体基板1との間の極端な濃度差による電界集中によるアバランシェの発生を緩和する効果を得ることができる。
エッジ終端領域40は、並列pn領域20の外側にn-型ドリフト層15が設けられる。n-型ドリフト層15は、並列pn領域20の底部に設けられるn-型ドリフト層15とつながっている(接続している)。n-型ドリフト層15の外側には、n型領域64がさらに設けられている。n型領域65は、n型カラム領域3と同じ不純物濃度であってよい。n-型ドリフト層15とn型領域65の上面には、層間絶縁膜9を介してチャネルストッパ電極62が設けられている。チャネルストッパ電極62は、層間絶縁膜9に開口されたコンタクトホール26によってp型領域63と電気的に接続されている。
ここで、図2は、実施の形態にかかるSJ-MOSFETの他の構造を示す断面図である。図2の形状では、n-型ドリフト層15に接するp型カラム領域4の底部は、n型カラム領域3に接するp型カラム領域4の部分と同じ幅になっている。p型カラム領域4を、n+型バッファ層2およびn-型ドリフト層15をエピタキシャル成長させた後、トレンチを形成し、トレンチ内をエピタキシャル成長させたp型領域で埋めることにより形成した場合の形状である。なお、n型カラム領域3は、n-型ドリフト層15をエピタキシャル成長される際にイオン注入等を行い、n-型ドリフト層15より不純物濃度が高いn型カラム領域3を形成してよい。n型カラム領域3となる領域を形成した後にトレンチを形成する。この場合、p型カラム領域4を形成するイオン注入が行われないため、p型の不純物が拡散せず、図2の形状となる。この形状でも、実施の形態にかかるSJ-MOSFETの効果を有する。
また、図1および図2に示すように、並列pn領域20Bのp型カラム領域4は、最も活性領域30側、最も終端部側以外は、底部が、n+型バッファ層2に達してよい。また、図1に示すようにエッジ終端領域40で、隣り合うp型カラム領域4より深さが浅くなった、矢印Aが示すp型カラム領域4では、底部の両側がn-型ドリフト層15と接してもよいし、図2に示すように、エッジ終端領域40で、隣り合うp型カラム領域4より深さが浅くなった、矢印Bが示すp型カラム領域4では、底部の片側のみがn-型ドリフト層15と接してもよい。
ここで、図3は、実施の形態にかかるSJ-MOSFETの構造を示す平面概略図である。図3は、平面視で並列pn層20と並列pn層20Bにおけるn型カラム領域3とp型カラム領域4の配置を示す。図3に示すように、素子構造が形成されオン状態のときに電流が流れる領域である活性領域30に並列pn領域20が設けられ、活性領域30を取り囲むエッジ終端領域40に並列pn領域20Bが設けられている。エッジ終端領域40とは、半導体基体300の表面200側の電界を緩和し耐圧を保持する領域である。エッジ終端領域40では、電界を緩和するため、角の部分に丸めたエッジ終端R部42が設けられている。
図3に示すように、並列pn領域20と並列pn領域20Bのピッチが同じである。並列pn領域20および並列pn領域20Bでは、n型カラム領域3の幅は同じであり、p型カラム領域4の幅も同じである。また、並列pn領域20および並列pn領域20Bでn型カラム領域3の不純物濃度は同じでもよく、並列pn領域20および並列pn領域20Bでp型カラム領域4の不純物濃度は同じであってよい。
また、図4は、実施の形態にかかるSJ-MOSFETの構造を示す図3のA-A’断面概略図である。図4において、並列pn領域20Bの構成を詳細に説明するため、n型カラム領域3およびp型カラム領域4の数を図3よりも多く記載している。後述する図7でも同じである。図4は、活性領域40のx方向側のエッジ終端領域40の並列pn領域20Bを示し、図1よりも簡略化して記載している(半導体基体300の表面200側に設けられるMOSゲート等の構造、半導体基体300の裏面に設けられる裏面電極11を省略、並列pn領域20および並列pn領域20Bを簡略化)。
図5は、実施の形態にかかるSJ-MOSFETの構造を示す図3のB-B’断面概略図である。図6は、実施の形態にかかるSJ-MOSFETの構造を示す図3のC-C’断面概略図である。図5および図6は、活性領域40のz方向側のエッジ終端領域40の並列pn領域20Bの構造を示す。
図4~図6に示すように、並列pn領域20Bは、n型カラム領域3およびp型カラム領域4の深さがSJ-MOSFET50の終端部(x軸の正の方向およびz軸の正の方向でp型領域63が設けられている領域)に向かうにしたがって段階的に浅くなっている。さらに、p型カラム領域4の深さが、n型カラム領域3の深さより深く、かつ、p型カラム領域4の底部が、n-型ドリフト層15の内にあるp型カラム領域4が設けられている。この場合、p型カラム領域4の底部の側面は、両方または片方がn-型ドリフト層15と接している。
このように、実施の形態では、エッジ終端領域40の並列pn領域20Bの底部で、pn比率を極端にアンバランスなpリッチにしている。pn比率とは、p型カラム領域4の大きさ(幅×深さ)とp型カラム領域4の不純物濃度との積と、n型カラム領域3の大きさ(幅×深さ)とn型カラム領域3の不純物濃度との積と、の比率であり、pリッチとは、p型カラム領域4の大きさとp型カラム領域4の不純物濃度との積が、n型カラム領域3の大きさとn型カラム領域3の不純物濃度との積より大きいことである。これにより、裏面側の電子が不足し、p型カラム領域4から電子を調達するため、終端側(p型領域63が設けられている領域側)に向かって空乏層を広げやすくなり、素子裏面側のn+型バッファ層2側に向かって空乏層が広がり、エッジ終端領域40全体を空乏化しやすくし、耐圧を保持しやすくすることができる。また、この構造では裏面側に電界が集中するため、表面側の電荷による電界集中等の影響を低減することができる。このように、実施の形態では、活性領域30とエッジ終端領域40での並列pn領域20、20Bのピッチを変えずに、空乏層を広げやすくすることができる。
ここで、図7は、実施の形態にかかるSJ-MOSFETの構造を示す図3のD-D’断面概略図である。図8は、実施の形態にかかるSJ-MOSFETの構造を示す図3のE-E’断面概略図である。図7および図8は、活性領域40からエッジ終端R部42までの並列pn領域20Bの構造を示す。
図7および図8に示すように、この部分の並列pn領域20Bは、n型カラム領域3およびp型カラム領域4の深さが一定となっている。この部分は、ソース電位の領域とドレイン電位の領域との間に存在し、ドレインとソースとの間に電圧を印加することで空乏化しやすくなり、空乏層を広げやすい構造とする必要がないため、従来と同様の構造としている。
また、実施の形態の具体的な構造の一例では、650V耐圧で、n+型バッファ層2は膜厚40μm、不純物濃度2×1016/cm3、活性領域30でのn型カラム領域3およびp型カラム領域4は、深さ20μm、不純物濃度のピーク6×1015/cm3程度であり、n型カラム領域3およびp型カラム領域4の幅は4μm程度である。n++型半導体基板1は、厚さ60μm、不純物濃度4×1019/cm3、n-型ドリフト層15は、不純物濃度3×1014/cm3程度である。
図9は、従来構造1(図22)のSJ-MOSFETの電界分布のシミュレーション結果を示すグラフである。図10は、実施の形態(図1)にかかるSJ-MOSFETの電界分布のシミュレーション結果を示すグラフである。シミュレーションは、p型ベース領域5、5B、ガードリング28を形成した状態での結果である。従来構造1のSJ-MOSFETでは、空乏層は、終端側に広がりにくくなり、耐圧が低下している。一方、実施の形態では、終端側に向かって空乏層を広げやすくなるため、空乏層は、終端側に広がり、エッジ終端領域40全体を空乏化しやすくなり、耐圧の低下を防ぐことができる。
図11は、従来構造1のSJ-MOSFETと実施の形態にかかるSJ-MOSFETのエッジ終端領域の耐電荷性を示すグラフである。図11において、縦軸は耐圧(BV)を示し、単位はVである。横軸は、エッジ終端領域40表面の電荷線密度を示し、単位は1×1012/cmである。図11に示すように、実施の形態にかかるSJ-MOSFETは、エッジ終端領域40の耐圧は従来構造1のエッジ終端領域140の耐圧より高くなっている。さらに、従来構造1のSJ-MOSFETでは、エッジ終端領域140表面にプラスの電荷が多くなると耐圧は低下しているが、実施の形態にかかるSJ-MOSFETでは、エッジ終端領域40表面にプラスの電荷が多くなっても、耐圧は低下していない。このように、実施の形態にかかるSJ-MOSFETは、表面側の電荷による電界集中等の影響を低減することができる。
図12は、従来構造3のSJ-MOSFETの構造を示す図21のA-A’断面概略図である。図13は、従来構造3のSJ-MOSFETの電界分布のシミュレーション結果を示すグラフである。従来構造3のSJ-MOSFETとは、特許文献1に記載のSJ-MOSFETである。従来構造3のSJ-MOSFETの平面概略図は、従来構造1のSJ-MOSFETの平面概略図と同じであるため、記載を省略する(図21参照)。図12に示すように、従来構造3のSJ-MOSFETでは、p型カラム領域104およびn型カラム領域103は、終端部に向かうにしたがって段階的に浅くなり、並列pn領域120とn型ドリフト層102との間にn-型ドリフト層115が設けられているが、p型カラム領域104の両側または片側はn型カラム領域103で囲まれている。このため、p型カラム領域104は、隣接するn型カラム領域103から電子を供給し、空乏化するため、図13に示すように深さ方向に空乏層が広がりにくくなっている。これに対して、実施の形態の構造(図4参照)では、n型カラム領域3から突出したp型カラム領域4が、n-型ドリフト層15から電子を供給し空乏化するため、図10に示すように空乏層が深さ方向に広がりやすく、従来構造3の構造より高耐圧を保持できる。
実施の形態にかかる半導体装置のエッジ終端領域40の並列pn領域20Bの一部を形成する方法の一例を示す。図14~図19は、実施の形態にかかるSJ-MOSFETのエッジ終端領域の並列pn領域の形成途中の状態を示す断面図である。図20は、図14~図19の過程で形成された並列pn領域の構成を示す断面図である。
まず、n++型半導体基板1上にn+型バッファ層2を形成する。なお、n++型半導体基板1上にn+型バッファ層2が形成された半導体ウエハを用いてもよい。次に、n+型バッファ層2の表面上に、n-型エピタキシャル層17をエピタキシャル成長させる。次に、n-型エピタキシャル層17の表面上に、フォトリソグラフィ技術によって所定の開口部を有するイオン注入用マスク16Aを例えばレジスト膜で形成する。開口部は、深さが深いp型カラム領域4A(図20参照)が形成される領域内に設けられる。次に、p型の不純物を注入する。これにより、深さが深いp型カラム領域4Aの一部となるp型の不純物が注入されたp型注入領域45が形成される。ここまでの状態が図14に記載される。
次に、イオン注入用マスク16Aを除去し、n-型エピタキシャル層17の表面上に、フォトリソグラフィ技術によって所定の開口部を有するイオン注入用マスク16Bを例えばレジスト膜で形成する。開口部は、深さが深いn型カラム領域3A(図20参照)が形成される領域内に設けられる。次に、n型の不純物を注入する。これにより、深さが深いn型カラム領域3Aの一部となるn型の不純物が注入されたn型注入領域35が形成される。ここまでの状態が図15に記載される。
次に、イオン注入用マスク16Bを除去し、n-型エピタキシャル層17の表面上に、n-型エピタキシャル層18をエピタキシャル成長させる。次に、n-型エピタキシャル層18の表面上に、フォトリソグラフィ技術によって所定の開口部を有するイオン注入用マスク16Cを例えばレジスト膜で形成する。開口部は、深さが深いp型カラム領域4Aと深さが浅いp型カラム領域4B(図20参照)が形成される領域内に設けられる。次に、p型の不純物を注入する。これにより、深さが深いp型カラム領域4Aと深さが浅いp型カラム領域4Bの一部となるp型の不純物が注入されたp型注入領域45が形成される。ここまでの状態が図16に記載される。
次に、イオン注入用マスク16Cを除去し、n-型エピタキシャル層18の表面上に、フォトリソグラフィ技術によって所定の開口部を有するイオン注入用マスク16Dを例えばレジスト膜で形成する。開口部は、深さが深いn型カラム領域3Aと深さが次に深いn型カラム領域3B(図20参照)が形成される領域内に設けられる。次に、n型の不純物を注入する。これにより、深さが深いn型カラム領域3Aと深さが次に深いn型カラム領域3Bの一部となるn型の不純物が注入されたn型注入領域35が形成される。ここまでの状態が図17に記載される。
次に、イオン注入用マスク16Dを除去し、n-型エピタキシャル層18の表面上に、n-型エピタキシャル層19をエピタキシャル成長させる。次に、n-型エピタキシャル層19の表面上に、フォトリソグラフィ技術によって所定の開口部を有するイオン注入用マスク16Eを例えばレジスト膜で形成する。開口部は、深さが深いp型カラム領域4Aと深さが浅いp型カラム領域4Bが形成される領域内に設けられる。次に、p型の不純物を注入する。これにより、深さが深いp型カラム領域4Aと深さが浅いp型カラム領域4Bの一部となるp型の不純物が注入されたp型注入領域45が形成される。ここまでの状態が図18に記載される。
次に、イオン注入用マスク16Eを除去し、n-型エピタキシャル層19の表面上に、フォトリソグラフィ技術によって所定の開口部を有するイオン注入用マスク16Fを例えばレジスト膜で形成する。開口部は、深さが深いn型カラム領域3Aと深さが次に深いn型カラム領域3Bと深さが浅いn型カラム領域3C(図20参照)が形成される領域内に設けられる。次に、n型の不純物を注入する。これにより、n型カラム領域3A~3Cの一部となるn型の不純物が注入されたn型注入領域35が形成される。不純物が注入されなかったn-型エピタキシャル層17、18はn-型ドリフト層15となる。ここまでの状態が図19に記載される。
この後、図18、図19のエピタキシャル成長、p型の不純物注入、n型の不純物注入を所定回数繰り返してn型注入領域35およびp型注入領域を形成し、熱処理を行うことで、図20に示す終端方向に向かうにしたがって段階的に浅くなり、さらに、p型カラム領域4の深さが、n型カラム領域3の深さより深く、かつ、p型カラム領域4の底部が、n-型ドリフト層15の内にあるp型カラム領域4が設けられている並列pn領域20Bが形成される。図14~図19において、イオン注入用マスク16の開口部の幅は、活性領域30で並列pn領域20を形成する際の開口部の幅と同じである。このため、pnカラムのピッチを変更することなく形成でき、製造プロセスばらつきにより電界アンバランスによる耐圧低下を防ぐことができる。
また、実施の形態にかかるSJ-MOSFETのエッジ終端領域40の並列pn領域20Bのp型カラム領域4は、以下のように形成することもできる。まず、n+型バッファ層2、n-型ドリフト層15をエピタキシャル成長させる。n-型ドリフト層15をエピタキシャル成長させる際にn型の不純物をイオン注入してn型カラム領域3を形成する。次に、n型カラム領域3の表面(エピタキシャル成長させたn-型ドリフト層15の最上面)上に、酸化膜を形成する。次に、酸化膜の表面上に、フォトリソグラフィ技術によってp型カラム領域4を形成する位置に開口部を有するレジストマスクを形成する。
次に、レジストマスクをマスクとして、ドライエッチングによって酸化膜にn型カラム領域3が露出する開口部を形成する。次にレジストマスクを除去し、開口部を有する酸化膜をマスクとして、例えば、異方性のドライエッチングを行い、n型カラム領域3にp型カラム用トレンチを形成する。次に、酸化膜を除去する。次に、n型カラム領域3の表面を覆い、p型カラム用トレンチの内部を埋め込むようにp型エピタキシャル層をエピタキシャル成長させ、p型カラム領域4を形成する。
この場合でも、トレンチを形成する際のレジストマスクの開口部の幅は、活性領域30で並列pn領域20を形成する際の開口部の幅と同じである。このため、pnカラムのピッチを変更することなく形成でき、製造プロセスばらつきにより電界アンバランスによる耐圧低下を防ぐことができる。
以上、説明したように、実施の形態によれば、並列pn領域は、n型カラム領域およびp型カラム領域の深さがチップの終端部に向かうにしたがって段階的に浅くなり、さらに、p型カラム領域の深さがn型カラム領域の深さより深く、かつ、底部が、n-型ドリフト層の内にあるp型カラム領域が設けられている。これにより、裏面側の電子が不足し、p型カラム領域から電子を調達するため、終端側に向かって空乏層を広げやすくなり、素子裏面側のn+型バッファ層側に向かって空乏層が広がり、エッジ終端領域全体を空乏化しやすくし、耐圧を保持しやすくすることができる。このように、活性領域とエッジ終端領域で並列pn領域のピッチを変えずに、空乏層を広げやすくすることができる。
以上において本発明では、シリコン基板の第1主面上にMOSゲート構造を構成した場合を例に説明したが、これに限らず、半導体の種類(例えば、炭化珪素(SiC)等)、基板主面の面方位等を種々変更可能である。また、本発明の実施の形態では、プレーナ型MOSFETを例に説明したが、これに限らず、トレンチ型MOSFET等の超接合半導体装置等、様々な構成の半導体装置に適用可能である。また、本発明では、各実施の形態では第1導電型をn型とし、第2導電型をp型としたが、本発明は第1導電型をp型とし、第2導電型をn型としても同様に成り立つ。
以上のように、本発明にかかる超接合半導体装置は、電力変換装置や種々の産業用機械などの電源装置などに使用される高耐圧半導体装置に有用である。
1、101 n++型半導体基板
2 n+型バッファ層
3、103 n型カラム領域
4、4A、4B、104 p型カラム領域
5、5B p型ベース領域
6 n+型ソース領域
7 ゲート絶縁膜
8 ゲート電極
9 層間絶縁膜
10 ソース電極
11 裏面電極
14、14B p++型コンタクト領域
15、115 n-型ドリフト層
16A、16B、16C、16D、16E、16F イオン注入用マスク
17、18、19 n-型エピタキシャル層
20、20B、120 並列pn領域
24、25、26 コンタクトホール
27 ゲート配線
28 ガードリング
29 フィールドプレート電極
30、130 活性領域
35 n型注入領域
40、140 エッジ終端領域
42、142 エッジ終端R部
45 p型注入領域
50 SJ-MOSFET
62 チャネルストッパ電極
63 p型領域
64 保護膜
65 n型領域
102 n型バッファ層
106 n型ドリフト層
200 表面
300 半導体基体
このようなSJ-MOSFETでは、ドレイン電極-ソース電極間に電圧が印加されると、p型ベース領域とn型ドリフト層106の間に空乏層が広がり、耐圧を保持する。空乏層はソース電極側からドレイン電極側へ向かって縦方向に広がるのと同時に横方向にも広がるため、エッジ終端領域140で空乏層の広がりを制御する終端構造の工夫が必要となる。素子の特性は主に活性領域130の特性で決定されることから、素子の性能を最大限に引き出すために、エッジ終端領域140の耐圧は活性領域130より高く保持する。
上述した発明によれば、並列pn領域は、n型カラム領域およびp型カラム領域の深さがチップの終端部に向かうにしたがって段階的に浅くなり、さらに、深さがn型カラム領域の深さより深く、かつ、底部がn -型ドリフト層の内にあるp型カラム領域が設けられている。これにより、裏面側の電子が不足し、p型カラム領域から電子を調達するため、終端側に向かって空乏層を広げやすくなり、素子裏面側のn+型バッファ層側に向かって空乏層が広がり、エッジ終端領域全体を空乏化しやすくし、耐圧を保持しやすくすることができる。このように、活性領域とエッジ終端領域で並列pn領域のピッチを変えずに、空乏層を広げやすくすることができる。
++型半導体基板(第1導電型の半導体基板)1は、例えばヒ素(As)またはリン(P)がドーピングされたシリコン単結晶基板である。n++型半導体基板1上には、n+型バッファ層2が設けられている。n+型バッファ層2は、n++型半導体基板1よりも低い不純物濃度を有し、例えばリンがドーピングされている高濃度n型層である。n+型バッファ層2上にはn-型ドリフト層15が設けられている。n-型ドリフト層15は、n+型バッファ層2よりも低い不純物濃度を有し、例えばリンがドーピングされている低濃度n型層である。以下、n++型半導体基板1、n+型バッファ層2、およびn-型ドリフト層15を併せて半導体基体300とする。半導体基体300の上面を表面200とする。半導体基体300のおもて面(表面200)側には、MOSゲート構造(素子構造)が形成されている。また、半導体基体300の裏面には、ドレイン電極となる裏面電極11が設けられている。
SJ-MOSFET50のエッジ終端領域40に、並列pn領域20Bが設けられている。図1に示すように、並列pn領域20Bの底部とn+型バッファ層との間には、n型カラム領域3より不純物濃度が低いn-型ドリフト層15が選択的に設けられている。p型カラム領域4は、後述するようにn-型ドリフト層15にp型の不純物をイオン注入することにより形成される。また、n型カラム領域3もn-型ドリフト層15にn型の不純物をイオン注入することにより形成される。並列pn領域20のn型カラム領域3およびp型カラム領域4の表面200からの深さは、図1に示すXY面において、SJ-MOSFET50の外側に向かう(X軸の正の方向、p型領域63に向かう方向)に従って段階的に浅くなっている。n-型ドリフト層15は、n型カラム領域3より不純物濃度が低いため、 - 型ドリフト層15に注入されたp型の不純物が、n型カラム領域3より多く拡散する。このため、n-型ドリフト層15に接するp型カラム領域4の底部は、p型カラム領域4の深さがn型カラム領域3の深さより深くなる箇所で、n型カラム領域3に接するp型カラム領域4の部分より幅が広く、膨らんだ形状となっている。この形状により、p型カラム領域4の底部はn型カラム領域3を挟んで隣り合うp型カラム領域4間の距離が近くなり、SJ-MOSFET50の外側に向かって膨らんだp型不純物の多い領域を有する。これによって、p型カラム領域4の底部とn+型バッファ層2との間でバランスよく空乏化し、電界集中が起こりにくくなるという効果を有する。
エッジ終端領域40は、並列pn領域20の外側にn-型ドリフト層15が設けられる。n-型ドリフト層15は、並列pn領域20の底部に設けられるn-型ドリフト層15とつながっている(接続している)。n-型ドリフト層15の外側には、n型領域65がさらに設けられている。n型領域65は、n型カラム領域3と同じ不純物濃度であってよい。n-型ドリフト層15とn型領域65の上面には、層間絶縁膜9を介してチャネルストッパ電極62が設けられている。チャネルストッパ電極62は、層間絶縁膜9に開口されたコンタクトホール26によってp型領域63と電気的に接続されている。
また、図1および図2に示すように、並列pn領域20Bの、最も活性領域30側のp型カラム領域4および最も終端部側のp型カラム領域4以外のp型カラム領域4、底部が、n+型バッファ層2に達してよい。また、図1に示すようにエッジ終端領域40で、隣り合うp型カラム領域4より深さが浅くなった、矢印Aが示すp型カラム領域4では、底部の両側がn-型ドリフト層15と接してもよいし、図2に示すように、エッジ終端領域40で、隣り合うp型カラム領域4より深さが浅くなった、矢印Bが示すp型カラム領域4では、底部の片側のみがn-型ドリフト層15と接してもよい。
ここで、図3は、実施の形態にかかるSJ-MOSFETの構造を示す平面概略図である。図3は、平面視で並列pn領域20と並列pn領域20Bにおけるn型カラム領域3とp型カラム領域4の配置を示す。図3に示すように、素子構造が形成されオン状態のときに電流が流れる領域である活性領域30に並列pn領域20が設けられ、活性領域30を取り囲むエッジ終端領域40に並列pn領域20Bが設けられている。エッジ終端領域40とは、半導体基体300の表面200側の電界を緩和し耐圧を保持する領域である。エッジ終端領域40では、電界を緩和するため、角の部分に丸めたエッジ終端R部42が設けられている。
また、図4は、実施の形態にかかるSJ-MOSFETの構造を示す図3のA-A’断面概略図である。図4において、並列pn領域20Bの構成を詳細に説明するため、n型カラム領域3およびp型カラム領域4の数を図3よりも多く記載している。後述する図7でも同じである。図4は、活性領域30のx方向側のエッジ終端領域40の並列pn領域20Bを示し、図1よりも簡略化して記載している(半導体基体300の表面200側に設けられるMOSゲート等の構造、半導体基体300の裏面に設けられる裏面電極11を省略、並列pn領域20および並列pn領域20Bを簡略化)。
図5は、実施の形態にかかるSJ-MOSFETの構造を示す図3のB-B’断面概略図である。図6は、実施の形態にかかるSJ-MOSFETの構造を示す図3のC-C’断面概略図である。図5および図6は、活性領域30のz方向側のエッジ終端領域40の並列pn領域20Bの構造を示す。
図4~図6に示すように、並列pn領域20Bは、n型カラム領域3およびp型カラム領域4の深さがSJ-MOSFET50の終端部(x軸の正の方向およびz軸の正の方向でp型領域63が設けられている領域)に向かうにしたがって段階的に浅くなっている。さらに、深さがn型カラム領域3の深さより深く、かつ、底がn -型ドリフト層15の内にあるp型カラム領域4が設けられている。この場合、p型カラム領域4の底部の側面は、両方または片方がn-型ドリフト層15と接している。
ここで、図7は、実施の形態にかかるSJ-MOSFETの構造を示す図3のD-D’断面概略図である。図8は、実施の形態にかかるSJ-MOSFETの構造を示す図3のE-E’断面概略図である。図7および図8は、活性領域30からエッジ終端R部42までの並列pn領域20Bの構造を示す。
図12は、従来構造3のSJ-MOSFETの構造を示す図21のA-A’断面概略図である。図13は、従来構造3のSJ-MOSFETの電界分布のシミュレーション結果を示すグラフである。従来構造3のSJ-MOSFETとは、特許文献1に記載のSJ-MOSFETである。従来構造3のSJ-MOSFETの平面概略図は、従来構造1のSJ-MOSFETの平面概略図と同じであるため、記載を省略する(図21参照)。図12に示すように、従来構造3のSJ-MOSFETでは、p型カラム領域104およびn型カラム領域103は、終端部に向かうにしたがって段階的に浅くなり、並列pn領域120とn型バッファ層102との間にn-型ドリフト層115が設けられているが、p型カラム領域104の両側または片側はn型カラム領域103で囲まれている。このため、p型カラム領域104は、隣接するn型カラム領域103から電子を供給し、空乏化するため、図13に示すように深さ方向に空乏層が広がりにくくなっている。これに対して、実施の形態の構造(図4参照)では、n型カラム領域3から突出したp型カラム領域4が、n-型ドリフト層15から電子を供給し空乏化するため、図10に示すように空乏層が深さ方向に広がりやすく、従来構造3の構造より高耐圧を保持できる。
この後、図18、図19のエピタキシャル成長、p型の不純物注入、n型の不純物注入を所定回数繰り返してn型注入領域35およびp型注入領域を形成し、熱処理を行うことで、p型カラム領域4およびn型カラム領域3が図20に示す終端方向に向かうにしたがって段階的に浅くなり、さらに、深がn型カラム領域3の深さより深く、かつ、底がn -型ドリフト層15の内にあるp型カラム領域4が設けられている並列pn領域20Bが形成される。図14~図19において、イオン注入用マスク16の開口部の幅は、活性領域30で並列pn領域20を形成する際の開口部の幅と同じである。このため、pnカラムのピッチを変更することなく形成でき、製造プロセスばらつきにより電界アンバランスによる耐圧低下を防ぐことができる。
以上、説明したように、実施の形態によれば、並列pn領域は、n型カラム領域およびp型カラム領域の深さがチップの終端部に向かうにしたがって段階的に浅くなり、さらに、深さがn型カラム領域の深さより深く、かつ、底部がn -型ドリフト層の内にあるp型カラム領域が設けられている。これにより、裏面側の電子が不足し、p型カラム領域から電子を調達するため、終端側に向かって空乏層を広げやすくなり、素子裏面側のn+型バッファ層側に向かって空乏層が広がり、エッジ終端領域全体を空乏化しやすくし、耐圧を保持しやすくすることができる。このように、活性領域とエッジ終端領域で並列pn領域のピッチを変えずに、空乏層を広げやすくすることができる。

Claims (7)

  1. 活性領域と、前記活性領域の外側に配置され、前記活性領域の周囲を囲む終端構造部と、を有する超接合半導体装置であって、
    第1導電型の半導体基板のおもて面に設けられた、前記半導体基板より低不純物濃度の第1導電型のバッファ層と、
    前記バッファ層の上面に設けられた、前記バッファ層より低不純物濃度の第1導電型のドリフト層と、
    前記ドリフト層内に設けられ前記バッファ層に達する第1導電型の第1カラム領域と第2導電型の第2カラム領域とが前記おもて面に平行な方向において繰り返し交互に配置された第1並列pn構造と、
    前記活性領域の前記第1並列pn構造の表面層に設けられた第2導電型のベース領域と、
    前記活性領域の前記ベース領域の表面層に選択的に設けられた第1導電型のソース領域と、
    前記ベース領域の、前記ソース領域と前記第1カラム領域とに挟まれた部分の表面上にゲート絶縁膜を介して設けられたゲート電極と、
    を備え、
    前記終端構造部は、前記第1カラム領域および前記第2カラム領域の深さが終端部に向かうにしたがって段階的に浅くなる第2並列pn構造を有し、
    前記終端構造部では、前記第2カラム領域の底部が、前記ドリフト層の内にある前記第2カラム領域が設けられていることを特徴とする超接合半導体装置。
  2. 前記活性領域の前記第1カラム領域と前記終端構造部の前記第1カラム領域は、同じ幅であり、
    前記活性領域の前記第2カラム領域と前記終端構造部の前記第2カラム領域は、同じ幅であることを特徴とする請求項1に記載の超接合半導体装置。
  3. 前記第2カラム領域は、前記ドリフト層と接する部分の幅は、前記第1カラム領域と接する部分の幅よりも広いことを特徴とする請求項1または2に記載の超接合半導体装置。
  4. 前記終端構造部の前記第2カラム領域は、最も前記活性領域側、最も終端部側の前記第2カラム領域以外は、前記底部が、前記ドリフト層内にあることを特徴とする請求項1~3のいずれか一つに記載の超接合半導体装置。
  5. 前記終端構造部で、隣り合う前記第2カラム領域より深さが浅くなった前記第2カラム領域では、前記底部の片側のみが前記ドリフト層と接していることを特徴とする請求項1~4のいずれか一つに記載の超接合半導体装置。
  6. 前記第1並列pn構造と前記第2並列pn構造は平面視でストライプ状であることを特徴とする請求項1~5のいずれか一つに記載の超接合半導体装置。
  7. 前記バッファ層の不純物濃度は、前記第1カラム領域の不純物濃度より高いことを特徴とする請求項1~6のいずれか一つに記載の超接合半導体装置。
JP2022040859A 2022-03-16 2022-03-16 超接合半導体装置 Pending JP2023135674A (ja)

Priority Applications (3)

Application Number Priority Date Filing Date Title
JP2022040859A JP2023135674A (ja) 2022-03-16 2022-03-16 超接合半導体装置
US18/160,162 US20230299131A1 (en) 2022-03-16 2023-01-26 Superjunction semiconductor device
CN202310087489.XA CN116779638A (zh) 2022-03-16 2023-01-30 超结半导体装置

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2022040859A JP2023135674A (ja) 2022-03-16 2022-03-16 超接合半導体装置

Publications (1)

Publication Number Publication Date
JP2023135674A true JP2023135674A (ja) 2023-09-29

Family

ID=87984836

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2022040859A Pending JP2023135674A (ja) 2022-03-16 2022-03-16 超接合半導体装置

Country Status (3)

Country Link
US (1) US20230299131A1 (ja)
JP (1) JP2023135674A (ja)
CN (1) CN116779638A (ja)

Also Published As

Publication number Publication date
US20230299131A1 (en) 2023-09-21
CN116779638A (zh) 2023-09-19

Similar Documents

Publication Publication Date Title
JP7182594B2 (ja) ゲート・トレンチと、埋め込まれた終端構造とを有するパワー半導体デバイス、及び、関連方法
US9263572B2 (en) Semiconductor device with bottom gate wirings
US20150179764A1 (en) Semiconductor device and method for manufacturing same
US8350322B2 (en) Semiconductor device and method for manufacturing the same
JPH10223896A (ja) 高耐圧半導体装置およびその製造方法
JP2008227441A (ja) 半導体装置およびその製造方法
JPWO2014013888A1 (ja) 半導体装置および半導体装置の製造方法
US11322607B2 (en) Semiconductor device
US10707301B2 (en) Semiconductor device and method of manufacturing semiconductor device
AU2014294820A1 (en) Mos-bipolar device
KR101454470B1 (ko) 슈퍼정션 반도체 및 제조방법
US20220123132A1 (en) Semiconductor device and method for manufacturing semiconductor device
KR101870808B1 (ko) 전력 반도체 소자 및 그 제조방법
KR102253692B1 (ko) 반도체 장치
JP2023135674A (ja) 超接合半導体装置
WO2023112547A1 (ja) 半導体装置
JP7495257B2 (ja) 半導体集積回路、および半導体集積回路の製造方法
JP7524527B2 (ja) 超接合半導体装置および超接合半導体装置の製造方法
US20240088221A1 (en) Semiconductor device
JP7364027B2 (ja) 半導体装置およびその製造方法
KR101870824B1 (ko) 전력 반도체 소자 및 그 제조방법
JP2023124694A (ja) 炭化珪素半導体装置
KR20230046263A (ko) 트랜지스터 디바이스 및 트랜지스터 디바이스의 제조 방법
JP2023134909A (ja) 半導体装置及びその製造方法
JP2021040041A (ja) 超接合半導体装置および超接合半導体装置の製造方法

Legal Events

Date Code Title Description
A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20230420