DE10393853T5 - Trench-MIS-Bauteil mit einem implantierten Drain-Drift-Bereich und einem dicken Bodenoxid und Verfahren zur Herstellung desselben - Google Patents
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-
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Abstract
Verfahren
zur Herstellung eines Trench-MIS-Bauteils, umfassend:
Bereitstellen eines Substrats mit einem ersten Leitfähigkeitstyp;
Ausbilden einer ersten epitaxialen Schicht auf dem Substrat, wobei die erste epitaxiale Schicht mit einem Dotierungsmittel des ersten Leitfähigkeitstyps auf eine Dotierungskonzentration dotiert ist, die geringer ist als die Dotierungskonzentration des Substrats;
Ausbilden einer zweiten epitaxialen Schicht auf der ersten epitaxialen Schicht, wobei die zweite epitaxiale Schicht im Allgemeinen aus einem zweiten Leitfähigkeitstyps ist;
Ausbilden eines Trench in der zweiten epitaxialen Schicht;
Ausbilden von Seitenwand-Abstandsstücken in dem Trench;
Implantieren eines Dotierungsmittels des ersten Leitfähigkeitstyps zwischen den Seitenwand-Abstandsstücken und durch einen Boden des Trench;
Ausbilden einer Bodenisolierschicht auf dem Boden des Trench zwischen den Seitenwand-Abstandsstücken;
Entfernen der Seitenwand-Abstandsstücke;
Ausbilden einer Gate-Isolierschicht auf einer Seitenwand des Trench, wobei die Gate-Isolierschicht dünner ist als die Bodenisolierschicht; und
Einführen eines leitfähigen Materials in den Trench.
Bereitstellen eines Substrats mit einem ersten Leitfähigkeitstyp;
Ausbilden einer ersten epitaxialen Schicht auf dem Substrat, wobei die erste epitaxiale Schicht mit einem Dotierungsmittel des ersten Leitfähigkeitstyps auf eine Dotierungskonzentration dotiert ist, die geringer ist als die Dotierungskonzentration des Substrats;
Ausbilden einer zweiten epitaxialen Schicht auf der ersten epitaxialen Schicht, wobei die zweite epitaxiale Schicht im Allgemeinen aus einem zweiten Leitfähigkeitstyps ist;
Ausbilden eines Trench in der zweiten epitaxialen Schicht;
Ausbilden von Seitenwand-Abstandsstücken in dem Trench;
Implantieren eines Dotierungsmittels des ersten Leitfähigkeitstyps zwischen den Seitenwand-Abstandsstücken und durch einen Boden des Trench;
Ausbilden einer Bodenisolierschicht auf dem Boden des Trench zwischen den Seitenwand-Abstandsstücken;
Entfernen der Seitenwand-Abstandsstücke;
Ausbilden einer Gate-Isolierschicht auf einer Seitenwand des Trench, wobei die Gate-Isolierschicht dünner ist als die Bodenisolierschicht; und
Einführen eines leitfähigen Materials in den Trench.
Description
- Diese Anmeldung ist eine teilweise Fortsetzung der Anmeldung Nr. 10/326,311, die eine teilweise Fortsetzung der folgenden Anmeldungen ist: Anmeldung Nr. 10/317,568, eingereicht am 12. Dezember 2002, die eine teilweise Fortsetzung der Anmeldung Nr. 09/898,652, eingereicht am 3. Juli, 2001 ist; der Anmeldung Nr. 10/176,570, eingereicht am 21. Juni 2002; und der Anmeldung Nr. 10/106,812, eingereicht am 26. März 2002, die eine teilweise Fortsetzung der Anmeldung Nr. 09/927,143 ist, eingereicht am 10. August 2001. Jede der vorstehenden Anmeldungen wird hiermit durch Bezugnahme in ihrer Gesamtheit einbezogen.
- Gebiet der Erfindung
- Die Erfindung bezieht sich auf Leistungs-Trench-Gate-MOSFETs mit überlegenen Ein-Widerstands- und Durchbruchs-Charakteristiken, und insbesondere auf Trench-MOSFETs, die für einen Hochfrequenzbetrieb geeignet sind. Die Erfindung bezieht sich auch auf ein Verfahren zur Herstellung solch eines MOSFETs.
- Hintergrund der Erfindung
- Einige Metall-Isolator-Halbleiter-(MIS)-Bauteile umfassen ein Gate, das in einem Trench angeordnet ist, der sich von der Oberfläche eines Halbleitersubstrats (beispielsweise Silicium) nach unten erstreckt. Der Stromfluss in solch einem Bauteil ist primär vertikal und als Resultat können die Zellen dichter gepackt werden. Wenn alles andere gleich ist, erhöht dies die Stromführungsfähigkeit und reduziert den Ein-Widerstand des Bauteils. Bauteile, die in der allgemeinen Kategorie von MIS-Bauteilen enthalten sind, umfassen Metall-Oxid-Halbleiter-Feldeffekt-Transistoren (MOSFETs), Bipolar-Transistoren mit isoliertem Gate (IGBTs) und MOS-Gate-Thyristoren.
- Trench-MOSFETs können beispielsweise mit hoher Vorwärtssteilheit (gm,max) und einem geringen spezifischen Ein-Widerstand (Rein) hergestellt werden, die für eine optimale, lineare Signalverstärkung und -umschaltung wichtig sind. Einer der wichtigsten Aspekte für den Hochfrequenzbetrieb ist jedoch die Verminderung von internen Kapazitäten des MOSFETs. Die internen Kapazitäten umfassen die Gate-zu-Drain-Kapazität (Cgd), die auch als Rückkopplungskapazität (Crss) bezeichnet wird, die Eingangskapazität (Ciss) und die Ausgangskapazität (Coss).
-
1 ist eine Querschnittsdarstellung eines herkömmlichen N-Typ-Trench-MOSFETs10 . In den MOSFET10 ist eine epitaxiale ("N-epi") n-Typ-Schicht14 auf einem N+-Substrat12 gezogen. Die N-Epitaxialschicht14 kann eine leicht dotierte Schicht, das heißt eine N–-Schicht sein. Ein P-Typ-Körperbereich16 trennt die N-Epitaxialschicht14 von den N+-Source-Bereichen18 . Der Strom fließt senkrecht durch einen Kanal (durch gestrichelte Linien angedeutet) entlang der Seitenwand eines Trench20 . Die Seitenwand und der Boden des Trench20 sind mit einem dünnen Gate-Isolator (beispielsweisei Siliciumdioxid) ausgekleidet. Der Trench20 ist mit einem leitfähigen Material, beispielsweise dotiertem Polysilicium, gefüllt, welches ein Gate24 bildet. Der Trench20 mit dem darin enthaltenen Gate24 ist mit einer Isolierschicht26 abgedeckt, die Bor-Phosphor-Silicat-Glas (BPSG) sein kann. Der elektrische Kontakt zu den Source-Bereichen18 und dem Körperbereich16 wird mit einem Leiter28 hergestellt, der typischerweise ein Metall oder eine Metall-Legierung ist. Der Körperkontaktbereich30 erleichtert den Ohm'schen Kontakt zwischen dem Metall28 und dem P-Körper16 . Das Gate24 wird in der dritten Dimension außerhalb der Ebene von1 kontaktiert. - Ein signifikanter Nachteil des MOSFETs
10 ist ein großer Überlappungsbereich, der zwischen dem Gate24 und der Epitaxialschicht14 ausgebildet ist und der einen Teil des dünnen Gate-Isolators22 der Drain-Betriebsspannung unterwirft. Die große Überlappung begrenzt die Drain-Spannungs-Auslegung des MOSFETs10 , wirft Langzeit-Zuverlässigkeitsfragen für den dünnen Gate-Isolator22 auf und erhöht die Gate-zu-Drain-Kapazität Cgd des MOSFETs10 in hohem Maße. In einer Trench-Struktur ist Cgd größer als bei herkömmlichen, lateralen Bauteilen, wodurch die Schaltgeschwindigkeit des MOSFETs10 und damit seine Verwendung bei Hochfrequenzanwendungen begrenzt wird. - Ein mögliches Verfahren, um diesen Nachteil anzusprechen, ist in der Anmeldung Nr. 09/591,179 beschrieben und in
2 gezeigt.2 ist eine Querschnittsdarstellung eines Trench-MOSFETs40 mit einem undotierten Polysiliciumpfropfen42 nahe an dem Boden des Trench. Der MOSFET40 ist ähnlich dem MOSFET10 von1 mit der Ausnahme des Polysiliciumpropfens42 , der von dem Boden des Trench20 durch die Isolierschicht22 und von dem Gate24 durch die Oxidschicht44 isoliert ist. Der Schichtaufbau aus Oxidschicht22 , Polysiliciumpfropfen42 und Oxidschicht44 dient dazu, den Abstand zwischen dem Gate24 und der N-Epitaxialschicht14 zu erhöhen, wodurch Cgd herabgesetzt wird. - In einigen Situationen kann es jedoch bevorzugt sein, ein Material zu haben, das ein besserer Isolator ist als undotiertes Polysilicium an dem Boden des Trench
19 , um Cgd für Hochfrequenzanwendungen auf ein Minimum herabzusetzen. - Ein mögliches Verfahren, um diesen Aspekt anzusprechen, ist in der Anmeldung Nr. 09/927,320 beschrieben und in
3 gezeigt.3 ist eine Querschnittsdarstellung eines Trench- MOSFETs50 mit einer dicken Oxidschicht52 nahe bei dem Boden des Trench20 . Die dicke Oxidschicht42 trennt das Gate24 von der N-Epitaxialschicht14 . Dadurch werden die Probleme umgangen, die auftreten, wenn nur ein dünner Gate-Isolator15 das Gate24 von der N-Epitaxialschicht14 (dem Drain) wie in1 trennt. Die dicke Oxidschicht52 ist ein wirksamerer Isolator als der Polysiliciumpfropfen42 , wie in2 gezeigt ist, und dies vermindert die Gate-zu-Drain-Kapazität Cgd des MOSFETs50 im Vergleich zu dem MOSFET40 von2 . - Nichts desto weniger hat die Lösung von
3 immer noch einen dünnen Gateoxidbereich54 zwischen dem Körperbereich16 und der dicken Oxidschicht52 . Dies ist so, weil der untere Übergang des Körperbereichs16 und die obere Kante der dicken Oxidschicht52 nicht selbstausrichtend sind. Wenn der Körperbereich16 sich an der oberen Kante der dicken Oxidschicht52 vorbei nach unten erstreckt, könnte der MOSFET50 einen hohen Ein-Widerstand Rein und eine hohe Schwellenspannung haben. Da diese Ausrichtung bei der Herstellung schwer zu kontrollieren ist, muss eine erhebliche Fehlertoleranz zugestanden werden, um einer Überlappung zwischen dem Körperbereich13 und der dicken Oxidschicht52 zu verhindern, und dies kann zu einer signifikanten Gate-zu-Drain-Überlappung in dem dünnen Gateoxidbereich54 führen. Der dünne Gate-Bereich54 ist auch in dem MOSFET40 von2 zwischen dem Körperbereich16 und dem Polysiliciumpfropfen42 vorhanden. Somit kann Cgd immer noch ein Problem bei Hochfrequenzanwendungen sein. Entsprechend wird ein Trench-MOSFET mit herabgesetzter Gate-zu-Drain-Kapazität Cgd und einer besseren Hochfrequenzarbeitsweise benötigt. - Ein anderes Problem bei Trench-MIS-Bauteilen bezieht sich auf die Stärke des elektrischen Feldes an der Kante des Trench, die beispielsweise durch die Kante
56 , die in1 gezeigt ist, dargestellt wird. Die Feldstärke ist an der Kante des Trench bei einem Maximum, und daher ist normalerweise dies die Stelle, an der der Lawinendurchbruch auftritt. Der Lawinendurchbruch führt im Allgemeinen zu der Erzeugung von heißen Trägern, und, wenn der Durchbruch nahe bei der Gateoxidschicht auftritt, können die heißen Träger in die Gateoxidschicht injiziert werden. Dies kann die Gateoxidschicht beschädigen oder durchbrechen und bietet Langzeit-Zuverlässigkeitsprobleme für das Bauteil. Es ist bevorzugt, dass der Durchbruch in dem Siliciumkörper weg von der Gateoxidschicht stattfindet. - Eine Technik, um die Stärke des elektrischen Feldes an den Ecken des Trench zu reduzieren und den Durchbruch in dem Siliciumkörper weg von dem Trench zu begünstigen, wird in dem US-Patent Nr. 5,072,266 gelehrt. Diese Technik ist in
4 gezeigt, die einen MOSFET60 zeigt. Der MOSFET60 ist ähnlich wie der MOSFET10 von1 mit der Ausnahme, dass sich eine tiefe P+-Diffusion62 von dem P-Körper16 nach unten bis zu einem Niveau unterhalb des Bodens des Trench20 erstreckt. Die tiefe P+-Diffusion62 hat die Wirkung, das elektrische Feld in einer solchen Weise zu formen, dass seine Stärke an der Ecke56 des Trench reduziert wird. - Während die Technik des US-Patents Nr. 5,072,266 das Durchbruchsverhalten des MOSFETs verbessert, setzt sie eine untere Grenze bei dem Zellenabstand, der als "d" in
4 gezeigt ist, weil, wenn der Zellenabstand zu sehr reduziert wird, Dotierungsmittel von der tiefen P+-Diffusion in den Kanalbereich des MOSFET gelangt und seine Schwellenspannung erhöht. Eine Reduzierung des Zellenabstands erhöht den Gesamtumfang der Zellen des MOSFET, wodurch eine größere Gate-Breite für den Strom bereitgestellt und damit der Ein-Widerstand des MOSFETs reduziert wird. Folglich besteht der Nettoeffekt bei der Verwendung der Technik des Bulucea-Patents, um die Durchbruchs-Charakteristiken des MOSFETs zu verbessern, darin, dass es schwieriger wird, den Ein-Widerstand herabzusetzen. - Zusammenfassend gibt es einen klaren Bedarf für eine MIS-Struktur, die einen niedrigen Ein-Widerstand eine niedrige Schwellenspannung liefert und dennoch zu einem Hochfrequenzbetrieb fähig ist.
- Zusammenfassung der Erfindung
- In einem MIS-Bauteil gemäß der Erfindung wird über einem Substrat eines ersten Leitfähigkeitstyps eine epitaxiale ("epi") Schicht eines zweiten Leitfähigkeitstyps angeordnet. Ein Trench wird in der Epitaxialschicht ausgebildet und ein Gate ist in dem Trench angeordnet und von der Epitaxialschicht durch eine Oxid- oder andere Isolierschicht getrennt.
- Um die Gate-zu-Drain-Kapazität Cgd auf ein Minimum herabzusetzen, wird eine dicke Isolierschicht, vorzugsweise Oxid, auf dem Boden des Trench ausgebildet. Der Trench ist mit einer relativ dicken Schicht aus beispielsweise Nitrid ausgekleidet, und die Nitridschicht wird direkt geätzt, um die Nitridschicht von dem Boden des Trench zu entfernen. An diesem Punkt wird ein Dotierungsmittel des ersten Leitfähigkeitstyps durch den Boden des Trench implantiert, um einen Drain-Drift-Bereich zu bilden, der sich von dem Trenchboden zu dem Substrat erstreckt.
- Die dicke Isolierschicht kann in verschiedenen Weisen ausgebildet werden. Eine Oxid- oder andere Isolierschicht kann beispielsweise durch chemische Abscheidung aus der Dampfphase (CVD) abgeschieden werden, und die dicke Isolierschicht kann zurückgeätzt werden, bis nur ein "Pfropfen" auf dem Boden des Trench zurückbleibt. Eine Oxidschicht kann thermisch auf dem Boden des Trench ausgebildet werden. Ein Abscheidungsverfahren kann in solch einer Weise ausgeführt werden, dass das abgeschiedene Material (beispielsweise Oxid) sich vorzugsweise auf dem Silicium an dem Boden des Trench abscheidet, im Gegensatz zu dem Material (beispielsweise Nitrid), welches die Seitenwände des Trench auskleidet.
- Nachdem die dicke Isolierschicht auf dem Boden des Trench ausgebildet worden ist, wird das Material, das die Seitenwände des Trench auskleidet, entfernt. Eine relativ dünne Gateoxidschicht wird auf den Seitenwänden des Trench ausgebildet, und der Trench wird mit einem leitfähigen Gate-Material, beispielsweise dotiertem Polysilicium, gefüllt. Ein Implantat zur Schwellenwerteinstellung oder Körperimplantat kann ausgeführt werden, und Source-Bereiche des ersten Leitfähigkeitstyps werden an der Oberfläche der Epitaxialschicht ausgebildet.
- Der Drain-Drift-Bereich kann in verschiedener Weise ausgebildet werden. Ein Dotierungsmittel des zweiten Leitfähigkeitstyps kann durch den Boden des Trench mit einer Dosis und einer Energie so implantiert werden, dass es sich ohne Diffusion von dem Trenchboden zu dem Substrat erstreckt. Alternativ kann das Dotierungsmittel des zweiten Leitfähigkeitstyps durch den Trenchboden mit einer niedrigeren Energie implantiert werden, so dass es anfänglich einen Bereich des zweiten Leitfähigkeitstyps unmittelbar unterhalb des Trenchbodens bildet, und das Dotierungsmittel kann dann nach unten zu dem Substrat dadurch diffundiert werden, dass die Struktur einer erhöhten Temperatur während einer vorgegebenen Zeitdauer unterworfen wird. Alternativ kann eine Schicht des zweiten Leitfähigkeitstyps an einer Stelle bei oder nahe bei der Grenzfläche zwischen der Epitaxialschicht und dem Substrat implantiert werden, und das Dotierungsmittel kann nach oben zu dem Boden des Trench diffundiert werden. Die vorstehenden Verfahren können kombiniert werden: ein Bereich des zweiten Leitfähigkeitstyps kann unmittelbar unterhalb des Trenchbodens ausgebildet werden, und eine Schicht des zweiten Leitfähigkeitstyps kann an einer Stelle bei oder nahe bei der Grenzfläche zwischen der Epitaxialschicht und dem Substrat implantiert werden, und die Struktur kann aufgeheizt werden, um zu bewirken, dass der Bereich und die Schicht miteinander verschmelzen. Eine Reihe von Implantierungen kann durchgeführt werden, um einen Drain-Drift-Bereich zu erzeugen, der einen "Stapel" von Bereichen des zweiten Leitfähigkeitstyps zwischen dem Trenchboden und dem Substrat umfasst.
- Das MIS-Bauteil, das aus diesem Verfahren resultiert, hat eine dicke Oxid- oder andere Isolierschicht an dem Boden des Trench und einen Drain-Drift-Bereich, der sich von dem Boden des Trench zu dem Substrat erstreckt. Die Übergänge des Drain-Drift-Bereichs sind vorzugsweise selbstausrichtend mit den Ecken der dicken Isolierschicht. Dadurch wird die Gate-zu-Drain-Kapazität auf ein Minimum herabgesetzt, ohne dass das Risiko eingegangen wird, die Schwellenspannung oder den Ein-Widerstand des Bauteils zu beeinträchtigen. In dem Zentrum der MOSFET-Zellen erstreckt sich die P-Epitaxialschicht unter das Niveau des Trenchbodens, wobei sichergestellt wird, dass jeglicher Durchbruch von der Gateoxidschicht weg stattfindet. Es gibt jedoch kein tiefes Implantat der Art, die von dem US-Patent Nr. 5,072,266 gelehrt wird, so dass der Zellenabstand eingestellt werden kann, ohne dass man befürchten muss, dass das Dotierungsmittel des zweiten Leitfähigkeitstyps in den Kanalbereich gelangt und die Schwellenspannung des Bauteils nachteilig beeinflusst.
- Um die Durchbruchspannung des Bauteils zu erhöhen, kann eine leicht dotierte Epitaxialschicht des ersten Leitfähigkeitstyps auf der Oberseite des Substrats ausgebildet werden.
- Kurze Beschreibung der Zeichnungen
-
1 zeigt einen herkömmlichen Trench-MOSFET, der in einer N-Epitaxialschicht ausgebildet ist, die über einem N+-Substrat liegt. -
2 zeigt einen Trench-MOSFET mit einem undotierten Polysiliciumpfropfen nahe bei dem Boden des Trench. -
3 zeigt einen Trench-MOSFET mit einer dicken Oxidschicht nahe an dem Boden des Trench. -
4 zeigt einen MOSFET mit einer tiefen P+-Diffusion, die sich zu einem Niveau unterhalb des Bodens des Trench nahe bei dem Zentrum der Zelle nach unten erstreckt. -
5A zeigt einen MIS-Bauteil entsprechend dieser Erfindung. -
5B zeigt die Verarmungsbereiche, die sich in dem MIS-Bauteil von5 ausbilden, wenn der Bauteil in Rückwärtsrichtung vorgespannt wird. -
6 zeigt einen MIS-Bauteil entsprechend dieser Erfindung, worin die Epitaxialschicht in zwei Unterschichten unterteilt ist, die unterschiedliche Dotierungskonzentrationen haben. -
7A und7B sind graphische Darstellungen, die unter Verwendung des Computersimulationsprogramms SUPREME erstellt wurden und die Dotierungskonzentrationen des MOSFETs von5A in einer vertikalen Schnittdarstellung durch den Kanalbereich bzw. den Boden des Trench zeigen. -
8A und8B sind graphische Darstellungen, die unter Verwendung des Computersimulationsprogramms MEDICI erstellt wurden und die Dotierungskonzentrationen des MOSFETs von5A bei einem vertikalen Schnitt durch den Kanalbereich bzw. den Boden des Trench zeigen. -
8A ist eine graphische Darstellung des Dotierungsprofils an einem vertikalen Querschnitt durch den Kanal eines herkömmlichen MOSFETs, wie dem, der in1 gezeigt ist, wobei dargestellt ist, dass die Dotierungskonzentration des Kanalbereichs in Richtung zu dem Drain sehr schnell abfällt. -
9B ist eine andere graphische Darstellung des Dotierungsprofils in einem vertikalen Schnitt durch den Kanal eines MOSFETs, wobei dargestellt ist, dass die Dotierungskonzentration in dem Kanalbereich relativ konstant ist. -
10A und10B sind graphische Darstellungen von Dotierungsprofilen ähnlich wie die graphische Darstellung von9B , die die Hinzufügung eines Implantats für die Schwellenwerteinstellung bzw. ein Körperimplantat zeigen. -
11 zeigt die allgemeine Form des Dotierungsprofils in einem vertikalen Schnitt unterhalb des Trench, wenn der Drain-Drift-Bereich durch Implantieren einer tiefen Schicht und Aufwärtsdiffusion der tiefen Schicht gebildet wird. -
12A –12G zeigen ein Verfahren zur Herstellung eines Drain-Drift-Bereichs durch Implantieren eines Dotierungsmittels zwischen den Trench-Seitenwand-Abstandsstücken und durch den Boden des Trench. -
12A und12I zeigen ein Verfahren zur Herstellung eines Drain-Drift-Bereichs durch Implantieren von Dotierungsmittel zwischen den Trench-Seitenwand-Abstandsstücken in einen Bereich unmittelbar unterhalb des Bodens des Trench und durch ein Diffundieren desselben nach unten zu dem Substrat. -
12J und12K zeigen ein Verfahren zur Herstellung eines Drain-Drift-Bereichs durch Implantieren einer tiefen Schicht aus Dotierungsmittel unterhalb des Trench und Diffundieren des Dotierungsmittels nach oben zu dem Trench. -
12L und12M zeigen ein Verfahren zur Herstellung eines Drain-Drift-Bereichs durch Implantieren von Dotierungsmittel zwischen den Trench-Seitenwand-Abstandsstücken, um sowohl einen relativ flachen Bereich unmittelbar unterhalb des Bodens des Trench und eine tiefe Schicht unterhalb des Trench zu bilden und dann das Dotierungsmittel zu diffundieren, bis der flache Bereich und die tiefe Schicht miteinander verschmelzen. -
12N zeigt ein Verfahren zur Herstellung eines Drain-Drift-Bereichs durch Durchführen einer Reihe von Implantierungen mit unterschiedlichen Energien zwischen den Trench-Seitenwand-Abstandsstücken und durch den Boden des Trench, um einen Stapel von Bereichen zu bilden. -
12O zeigt ein Ausführungsbeispiel eines stark dotierten Bereichs, der in den Drain-Drift-Bereich implantiert ist. -
13A –13C zeigen ein Verfahren zur Herstellung einer dicken Bodenoxidschicht durch Abscheiden eines Oxids zwischen den Trench-Seitenwand-Abstandsstücken. -
14 zeigt ein Verfahren zur Herstellung einer dicken Bodenoxidschicht durch thermisches Aufwachsen eines Oxids zwischen den Trench-Seitenwand-Abstandsstücken. -
15A –15C zeigen das Verfahren von14 mit Seitenwand-Abstandsstücken unterschiedlicher Dickenabmessungen. -
16A und16B zeigen ein Verfahren zur Herstellung einer dicken Bodenoxidschicht durch Verwendung unterschiedlicher Abscheidungsraten des Oxids auf verschiedenen Materialien. -
17A –17I zeigen ein Verfahren zum Fortsetzen der Herstellung eines MIS-Bauteils, nachdem die dicke Bodenoxidschicht ausgebildet worden ist. -
18A und18B zeigen ein Ausführungsbeispiel, bei dem die Epitaxialschicht anfänglich leicht entweder mit N-Typ- oder P-Typ-Verunreinigungen dotiert wird und ein P-Typ als ein Körper-Dotierungsmittelimplantiert wird. -
19A und19B zeigen, wie die Erfindung die Erzeugung eines Rand-Abschlussbereiches in einem MIS-Bauteil vereinfacht, -
20 zeigt ein Ausführungsbeispiel, in dem der Drain-Drift-Bereich weggelassen ist und der Trench sich durch die Epitaxialschicht in das Substrat erstreckt. -
21 –25 zeigen Ausführungsbeispiele, bei denen eine leicht dotierte Epitaxialschicht desselben Leitfähigkeitstyps wie das Substrat auf dem Substrat ausgebildet wird, um die Durchbruchsspannung des Bauteils zu erhöhen. -
26 zeigt einen MOSFET ähnlich zu dem MOSFET, der in21 gezeigt ist, mit der Ausnahme, dass das dicke Bodenoxid weggelassen worden ist. - Beschreibung der Erfindung
-
5A zeigt ein typisches MIS-Bauteil70 entsprechend dieser Erfindung. Das MIS-Bauteil70 ist ein MOSFET, es könnte jedoch auch ein anderer Typ von MIS-Bauteil sein, beispielsweise ein bipolarer Transistor mit isoliertem Gate (IGBT) oder ein MOS-Gate-Thyristor. - Das MIS-Bauteil
70 ist in einer epitaxialen ("epi") Schicht102 ausgebildet, die im Allgemeinen mit einer P-Typ-Verunreinigung dotiert ist und die auf der Oberseite eines N+-Substrats100 liegt. Das N+-Substrat100 , welches das Drain des Bauteils bildet, kann einen spezifischen Widerstand von 5 × 10–4 Ohm-cm bis 5 × 10–3 Ohm-cm beispielsweise haben, und die P-Epitaxialschicht102 kann mit Bor bis zu einer Konzentration von 1 × 1015 cm–3 bis 5 × 1017 cm–3 dotiert sein. Das N+-Substrat100 ist typischerweise etwa 200 Mikron dick, und die Epitaxialschicht102 könnte von 2 Mikron bis 5 Mikron dick sein. - Der Trench
110 ist in der P-Epitaxialschicht102 ausgebildet, wobei der Trench110 mit einer Gateoxidschicht170 ausgekleidet und mit Polysilicium gefüllt ist, das als Gate174 dient. Ein N+-Sourcebereich178 und ein P+-Körperkontaktbereich180 sind an der Oberfläche der P-Epitaxialschicht102 ausgebildet. Der restliche Teil der P-Epitaxialschicht102 bildet eine P-Typ-Basis oder -Körper103 . Der Körper103 bildet einen Übergang mit dem N+-Substrat100 , der im Wesentlichen mit der Grenzfläche zwischen der P-Epitaxialschicht102 und dem N+-Substrat100 zusammenfällt. - Der elektrische Kontakt zu dem N+-Source-Bereich
178 und dem P+-Körperkontaktbereich180 wird durch eine Metallschicht184 hergestellt. Eine Bor-Phosphor-Silicat-Glas (BPSG)-Schicht182 isoliert das Gate174 von der Metallschicht184 . Das Gate174 wird elektrisch in der dritten Dimension außerhalb der Ebene der Zeichnung kontaktiert. - Gemäß dieser Erfindung umfasst das Drain des Bauteils
70 (a) einen N-Typ-Drain-Drift-Bereich116 , der sich zwischen dem Boden des Trench110 und dem N+-Substrat100 erstreckt, und (b) einen dicken Bodenoxidbereich150 , der in dem Trench110 angrenzend an den Drain-Drift-Bereich116 ausgebildet ist. Ein Übergang105 zwischen dem N-Drain-Drift-Bereich116 und dem P-Körper103 erstreckt sich zwischen dem N+-Substrat100 und dem Trench110 . Der N-Drain-Drift-Bereich116 kann beispielsweise mit Phosphor bis zu einer Konzentration von 5 × 1015 cm–3 bis 5 × 1017 cm–3 dotiert sein. -
7A ist eine graphische Darstellung der Dotierungskonzentration in dem MOSFET70 . Die graphische Darstellung wurde durch das Computersimulationsprogramm SUPREME erstellt und ist an einem vertikalen Schnitt durch den Kanalbereich genommen und durch I-I in5A bezeichnet. Die dargestellten Kurven zeigen die Dotierungskonzentrationen von Arsen und Bor, und die dritte Kurve zeigt die Netto-Dotierungskonzentration.7B ist eine ähnliche graphische Darstellung bei einem vertikalen Schnitt, der den Boden des Trench schneidet und mit II-II in5A bezeichnet ist. Die horizontale Achse von7A ist der Abstand in Mikron unterhalb der Oberfläche der P-Epitaxialschicht; die horizontale Achse von7B ist der Abstand in Mikron unterhalb des Bodens des Trench. Die vertikale Achse der7A und7B ist der Logarithmus 10 der Dotierungskonzentration in Atomen/cm–3. Es ist zu beachten, dass in7A die Konzentration von Bor, was das Hintergrund-Dotierungsmittel in der P-Epitaxialschicht102 ist, relativ flach ist und in dem Kanalbereich dominiert. Die Dotierungskonzentration von Arsen wird größer, wenn man sich von dem Kanalbereich in die Source oder das Drain bewegt. - Die
8A und8B sind graphische Darstellungen der Dotierungskonzentrationen an denselben Schnitten respektive, wie die7A und7B . Die8A und8B wurden jedoch unter Verwendung des Computersimulationsprogramms MEDICI erstellt und zeigen nur die Netto-Dotierungskonzentration unabhängig von dem N-Typ oder P-Typ. - Die Simulationen SUPREME und MEDICI unterscheiden sich darin, dass SUPREME nur die Dotierungskonzentrationen eines einzigen vertikalen Schnitts betrachtet, ohne die Wirkung der Dotierungsmittel an anderen, seitlich davon beabstandeten Positionen in Betracht zu ziehen, während MEDICI alle Dotierungsmittel in der zweidimensionalen Ebene der Zeichnung in Betracht zieht.
- Die folgenden sind unter den Vorteilen des MOSFET
70 . - 1. Der Lawinendurchbruch tritt im allgemeinen
an der Grenzfläche
zwischen dem N+-Substrat
100 und der P-Epitaxialschicht102 weg von dem Trench (das heißt an einer Stelle, die in5A mit72 bezeichnet ist) auf. Dies vermeidet eine Beschädigung der Gateoxidschicht170 durch heiße Träger, die in dem Bereich des Durchbruchs erzeugt werden. - 2. Das Gateoxid
170 an den Ecken des Trench, wo das elektrische Feld ein Maximum erreicht, ist gegen einen Bruch geschutzt. - 3. Ein höherer
Durchgriffs-Durchbruch kann für
eine vorgegebene Schwellenspannung erzielt werden. Die Übergänge
105 zwischen dem N-Drain-Drift-Bereich116 und dem P-Körper103 erstrecken sich nach unten zu dem N+-Substrat100 . Wie in5B gezeigt ist, erstrecken sich, wenn die PN-Übergänge105 in Rückwärtsrichtung vorgespannt sind, was sie sind, wenn der MOSFET70 in dem Aus-Zustand ist und den Strom blockiert, die Verarmungsbereiche, die durch gestrichelte Linien105A ,105B dargestellt sind, entlang der gesamten Länge der Übergänge105 , und als Resultat dehnt sich der Verarmungsbereich in den Bereich des Kanals nicht so schnell zu dem Source-Bereich aus. Die Ausdehnung der Verarmungsbereiche zu dem Source-Bereich ist die Bedingung, die den Durchgriffs-Durchbruch verursacht. - 4. Ferner kann eine höhere
Durchgriffs-Durchbruchspannung für
eine vorgegebene Schwellenspannung erzielt werden. Wie in
9A gezeigt ist, fällt in einem herkömmlichen MOSFET, der einen diffundierten Körper hat, die Dotierungskonzentration des Körpers sehr schnell ab, wenn man sich dem N-epi-(Drift-Bereich) nähert. Die Schwellenspannung wird durch die Spitzendotierungskonzentration NA spitze bestimmt. Die Durchgriffs-Durchbruchspannung wird durch die gesamte Menge der Ladung (Qkanal) in dem Kanalbereich (dargestellt durch den Bereich unter der P-Körper-Kurve in8A ) bestimmt. In einem MOSFET dieser Erfindung ist das Dotierungsprofil des P-Körperbereichs relativ flach, wie in9B gezeigt ist. Daher kann NA Spitze die gleiche sein, während die gesamte Ladung in dem Kanal größer ist, was eine höhere Durchgriffs-Durchbruchspannung liefert. - 5. Da keine tiefe Körperdiffusion in jeder Zelle (derart, die von dem US-Patent Nr. 5,072,266 gelehrt wird) stattfindet, kann der Zellenabstand ohne das Besorgnis reduziert werden, dass zusätzliches P-Typ-Dotierungsmittel in den Kanalbereich gelangt, was die Schwellenspannung des MOSFETs anhebt. Somit kann die Zellenpackungsdichte erhöht werden. Dies reduziert den Ein-Widerstand des Bauteils.
- 6. In einem herkömmlichen
Trench-MOSFET wird oft ein leicht dotierter "Drift-Bereich" zwischen dem Kanal und dem stark dotierten
Substrat gebildet. Die Dotierungskonzentration in dem Drift-Bereich
muss unter einem gewissen Niveau gehalten werden. Sonst wird keine
effektive Verarmung erzielt, und die Stärke des elektrischen Feldes
an der Ecke des Trench wird zu groß. Indem die Dotierungskonzentration
in dem Drift-Bereich niedrig gehalten wird, wird jedoch der Ein-Widerstand
des Bauteils erhöht.
Im Gegensatz dazu kann der N-Drain-Drift-Bereich
116 dieser Erfindung stärker dotiert werden, weil die Form des Drain-Drift-Bereichs116 und die Länge des Übergangs105 zwischen dem N-Drain-Drift-Bereich116 und dem P-Körperbereich103 eine effektivere Verarmung liefern. Ein stärker dotierter N-Drain-Drift-Bereich116 reduziert den Ein-Widerstand des Bauteils. - 7. Wie in
19A gezeigt ist, gibt es keine Notwendigkeit für eine separate P-Typ-Diffusion in dem Abschlussbereich des MOSFETs, da die P-Epitaxialschicht102 sich zu dem N+-Substrat100 erstreckt, außer, wo die N-Drain-Drift-Bereiche116 angeordnet sind.19B zeigt den Abschlussbereich eines herkömmlichen MOSFETs, der eine P-Typ-Diffusion75 umfasst. Die Eliminierung der P-Typ-Abschluss-Diffusion oder des Feldrings reduziert die Anzahl der Maskierungsschritte. Beispielsweise werden in dem hier beschriebenen Verfahren nur fünf Maskierungsschritte benötigt. - Ausbildung des Drain-Drift-Bereichs
- Die
12A –12N sind Querschnittsdarstellungen, die ein Ausführungsbeispiel eines Verfahrens zur Herstellung eines Trench-MOSFET, beispielsweise des MOSFETs70 von5A , entsprechend der vorliegenden Erfindung zeigen. Wie in12A gezeigt ist, beginnt das Verfahren damit, dass eine leicht dotierte P-Epitaxialschicht102 (typischerweise etwa 6 bis 8 μm dick) auf einem stark dotierten N+-Substrat100 gezogen wird. Ein Pufferoxid104 (beispielsweise 100–200 Å dick) wird thermisch durch Trockenoxidation bei 950 °C während 10 Minuten auf der P-Epitaxialschicht102 ausgebildet. Wie in12B gezeigt ist, wird eine Nitridschicht106 (beispielsweise 200–300 Å dick) durch chemische Abscheidung aus der Dampfphase (CVD) auf dem Pufferoxid104 abgeschieden. Unter Verwendung eines normalen Photolithographieverfahrens und einer ersten (Trench) Maske werden die Nitridschicht106 und das Pufferoxid104 bemustert, um eine Öffnung108 zu bilden, wo ein Trench angeordnet werden soll. Wie in12C gezeigt ist, wird ein Trench110 durch die Öffnung108 üblicherweise unter Verwendung eines Trockenplasmaätzverfahrens, beispielsweise eines Ätzverfahrens mit reaktiven Ionen (RIE) geätzt. Der Trench110 kann etwa 0,5–1,2 μm breit und etwa 1–2 μm tief sein. - Ein zweites Pufferoxid
112 (beispielsweise 100–200 Å) wird thermisch auf der Seitenwand und dem Boden des Trench110 ausgebildet, wie in12D gezeigt ist. Eine dicke Nitridschicht114 (beispielsweise 1000–2000 Å) wird konform durch CVD auf der Seitenwand und dem Boden des Trench110 und auch auf der Oberseite der Nitridschicht106 abgeschieden, wie in12E gezeigt ist. Die Nitridschicht114 wird unter Verwendung eines trockenen Richtungs-Plasmaätzverfahrens, beispielsweise ein RIE, geätzt, wobei ein Ätzmittel verwendet wird, das eine hohe Selektivität für die Nitridschicht118 über das Oxid hat. Die Nitridätzung lässt Abstandsstücke115 von der Nitridschicht114 entlang den Seitenwänden des Trench110 stehen, während das Pufferoxid112 an dem zentralen Bodenteil des Trench110 freigelegt wird, wie in12F gezeigt ist. Es ist möglich, dass die Nitridschicht114 übermäßig bis zu einem solchen Maße geätzt wird, dass die Nitridschicht106 von der Oberseite des Pufferoxids104 entfernt wird. - Während die Seitenwand-Abstandsstücke
110 an ihrer Stelle belassen werden, wird ein N-Typ-Dotierungsmittel durch das Pufferoxid112 an dem Boden des Trench110 implantiert, um einen N-Drain-Drift-Bereich116 (12G ) zu erzeugen. Beispielsweise kann Phosphor mit einer Dosis von 1 × 1013 cm–2 bis 1 × 1014 cm–2 und einer Energie von 300 keV bis 3,0 MeV implantiert werden. Um eine signifikante Diffusion des Phosphor und die daraus folgende Ausdehnung des N-Drain-Drift-Bereichs116 zu vermeiden, wird die Wärmebelastung, der die Struktur danach ausgesetzt wird, auf ein Äquivalent von etwa 950 °c für 60 Minuten beschränkt, oder die Struktur kann einer schnellen thermischen Temperung (RTA) bei 1050 °C für 90 Sekunden unterworfen werden. In jedem Fall behält der N-Drain-Drift-Bereich116 im Wesentlichen die kompakte Form bei, die in12G gezeigt ist. Vorzugsweise ist in der Querschnittsdarstellung von12G wenigstens 75 % und vorzugsweise 90 % des N-Drain-Drift-Bereichs116 direkt unterhalb des Trench110 angeordnet. - Alternativ kann der N-Drain-Drift-Bereich
116 dadurch gebildet werden, dass Phosphor bei einer geringen Energie von 30 keV bis 300 keV (typischerweise 150 keV) implantiert wird, um einen N-Typ-Bereich118 unmittelbar unterhalb des Trench zu bilden (12H ), und dann durch Diffundieren des Phosphors durch Aufheizen bei 1050 °C bis 1150 °C während 10 Minuten bis 120 Minuten (typischerweise 1100 °C während 90 Minuten) geformt werden, so dass sich der N-Typ-Bereich118 nach unten und zeitlich ausdehnt, um einen Drain-Drift-Bereich120 zu bilden, der eine Form der Art hat, die in12I gezeigt ist. - In einer anderen Variante des Verfahrens wird eine tiefe Schicht
122 (beispielsweise Phosphor) bei einer relativ hohen Energie zu einem Ort unterhalb des Trench implantiert, wie in12J gezeigt ist, und ein thermisches Verfahren wird verwendet, um den Phosphor nach oben zu diffundieren, bis er den Boden des Trench erreicht, was einen Drain-Drift-Bereich124 ergibt, wie er in12H gezeigt ist. Dies ist unterscheidbar von dem oben im Zusammenhang mit12G beschriebenen Verfahren, wo nach der Implantierung das N-Typ-Dotierungsmittel sich von dem Boden des Trench110 zu der Grenzfläche zwischen dem N+-Substrat und der P-Epitaxialschicht erstreckt, oder, wie im Zusammenhang mit12H beschrieben wurde, wo nach dem Implantieren das Dotierungsmittel unmittelbar unterhalb des Bodens des Trench liegt. Wenn das N-Typ-Dotierungsmittel mit einer relativ hohen Energie implantiert wird, um eine tiefe Schicht122 zu bilden, bewirken Schwankungen in der Tiefe des Trench, der Dicke der P-Epitaxialschicht102 und der Implantationsenergie möglicherweise, dass die Schicht122 entweder oberhalb der Grenzfläche zwischen dem N+-Substrat100 und der P-Epitaxialschicht102 liegt (beispielsweise, wenn die P-Epitaxialschicht102 dick ist und/oder die Trench-Tiefe klein ist) oder in dem N+-Substrat100 liegt (beispielsweise wenn die P-Epitaxialschicht102 dünn und/oder die Trenchtiefe groß ist). -
11 zeigt die allgemeine Form des Dotierungsprofils in einem vertikalen Schnitt, das an dem Boden des Trench beginnt, wenn der Drain-Drift-Bereich durch Aufwärtsdiffusion einer tiefen implantierten Schicht gebildet wird. Wie gezeigt ist, erhöht sich die Konzentration des N-Typ-Dotierungsmittels in dem Drain-Drift-Bereich monoton mit größer werdendem Abstand unterhalb des Bodens des Trench. Dies ist unterscheidbar von dem Dotierungsprofil unter dem Trench in einem MOSFET, der durch Verwendung eines Niedrigenergieverfahrens hergestellt ist, wie in8B gezeigt ist, wo die Dotierungskonzentration anfänglich abfällt und dann in der Nachbarschaft des N+-Substrats größer wird. - Die Verwendung des in den
12J und12K gezeigten Verfahrens liefert einen N-Drain-Drift-Bereich, der weitgehend auf den Bereich direkt unterhalb des Trench beschränkt ist, und gestattet einen kleineren Zellenabstand. Das Verfahren ist auch leichter zu kontrollieren und liefert einen größeren Durchsatz. - Alternativ kann ein kombiniertes Aufwärtsdiffusions-Abwärtsdiffusions-Verfahren verwendet werden, um den Drain-Drift-Bereich zu bilden. Wie in
12L gezeigt ist, wird eine tiefe N-Schicht122 (beispielsweise Phosphor) an der Grenzfläche des N+-Substrats102 und der P-Epitaxialschicht100 durch ein Hochenergie-Implantatationsverfahren hergestellt. Wie oben im Zusammenhang mit12H beschrieben wurde, wird ein N-Typ-Dotierungsmittel durch den Boden des Trench implantiert, um einen N+-Bereich118 unterhalb des Trench zu bilden. Die Struktur wird dann beispielsweise auf 900 bis 1100 °C aufgeheizt. Die tiefe N-Schicht122 diffundiert nach oben, und der N-Bereich118 diffundiert nach unten, bis sie miteinander verschmelzen, wobei sie den N-Typ-Drain-Drift-Bereich126 bilden, wie in12M gezeigt ist. - Eine noch weitere Alternative ist es, den Drain-Drift-Bereich mit einer Reihe von drei oder mehreren N-Implantierungen mit nacheinander größer werdenden Energien auszubilden, um einen Stapel von einander überlappenden Implantationsbereichen
128 zu bilden, wie in12N gezeigt ist. Der Stapel128 umfasst vier implantierte Bereiche128A –128D , jedoch könnten auch weniger oder mehr als vier Implantierungen verwendet werden, um den Stapel zu bilden. Der Stapel könnte im Wesentlichen ohne Diffusionen (das heißt keine Aufheizung) hergestellt werden, oder er könnte aufgeheizt werden, um das Dotierungsmittel zu diffundieren und den Betrag der Überlappung zwischen den Bereichen128A –128D zu vergrößern. - Um die Ausbreitung des Stromes in dem Drain-Drift-Bereich zu vergrößern und den Ein-Widerstand des Bauteils weiter zu reduzieren, kann wahlweise ein hochdotierter N+-Bereich
130 in dem Drain-Drift-Bereich116 implantiert werden, wie in12O gezeigt ist. - Nach Abschluss des Verfahrens, ob es ein Hochenergie- oder Niedrigenergieverfahren ist, erstreckt sich der N-Drain-Drift-Bereich von dem N+-Substrat bis zu dem Boden des Trench. In vielen Fällen erstreckt sich der Übergang zwischen dem N-Drain-Drift-Bereich und der P-Epitaxialschicht von dem Substrat bis zu einer Seitenwand des Trench. Wenn ein Niedrigenergie-Implantationsverfahren verwendet wird und wenn das Dotierungsmittel später thermisch diffundiert wird, nimmt der Übergang zwischen dem Drain-Drift-Bereich und der P-Epitaxialschicht die Form eines Bogens an, der zu dem Inneren des Drain-Drift-Bereichs konkav ist (
12I ). - Jedes der oben beschriebenen Verfahren kann verwendet werden, um den Drain-Drift-Bereich herzustellen. In der folgenden Erläuterung, wie eine dicke Bodenisolierschicht gebildet wird, wird angenommen, dass der Implantierungsprozess verwendet wird, der durch
12G dargestellt wird. Es sollte jedoch verständlich sein, dass jedes der alternativen Verfahren ebenso verwendet werden könnte. - Ausbildung eines dicken Bodenoxids
- Das Verfahren beginnt, wie in
13A dargestellt ist, mit dem Abscheiden einer dicken Isolierschicht150 , die beispielsweise 3–4 μm dick sein kann. Das Abscheidungsverfahren wird als nicht-konformes Verfahren ausgewählt, wodurch der Trench110 gefüllt wird und ein Überfließen auf die obere Oberfläche der P-Epitaxialschicht102 stattfindet. Die dicke Isolierschicht150 kann beispielsweise ein Niedrigtemperaturoxid (LTO), ein durch chemische Abscheidung aus der Dampfphase (CVD) erzeugtes Oxid, ein Phosphorsilicatglas (PSG), ein Bor-Phosphorsilicatglas (BPSG) oder ein anderes Isoliermaterial sein. In der folgenden Beschreibung wird angenommen, dass die Isolierschicht150 eine CVD-Oxidschicht ist. - Die Oxidschicht
150 wird in den Trench110 zurückgeätzt, typischerweise durch Durchführung einer Nassätzung mit einem Ätzmittel, das eine hohe Selektivität für Oxid über das Nitrid hat. Die Oxidschicht150 wird geätzt, bis nur etwa 0,1–0,2 μm in dem Trench110 übrig bleiben, wie in13B gezeigt ist, wobei eine dicke Bodenoxidschicht151 gebildet wird. - Die Nitridschicht
106 und die Abstandsstücke115 werden entfernt typischerweise durch Durchführung einer Nassätzung mit einem Ätzmittel, das eine hohe Selektivität für Nitrid über Oxid hat. Das Pufferoxid104 und der freiliegende Teil des Pufferoxids112 werden typischerweise nassgeätzt. Diese Nassätzung entfernt einen kleinen, jedoch unsignifikanten Teil der dicken Oxidschicht151 . Die resultierende Struktur ist in13C gezeigt, wobei die dicke Oxidschicht151 an dem Boden des Trench110 übrig bleibt. - In einer Abwandlung gemäß dieser Erfindung wird ein gradueller Übergang zwischen den dicken und den dünnen Abschnitten der Gateoxidschicht ausgebildet.
- Das Verfahren kann identisch zu dem sein, das oben bis zu dem Schritt beschrieben wurde, der in
12F gezeigt ist, wo die Nitridätzung Seitenwand-Abstandsstücke115 entlang den Seiten wänden des Trench110 stehen lässt, während das Pufferoxid112 in dem zentralen Bodenabschnitt des Trench110 freigelegt wird. In dem nächsten Schritt wird jedoch statt der Abscheidung einer dicken Isolierschicht eine dicke Oxidschicht durch ein thermisches Verfahren ausgebildet. Wenn dies getan ist, verbraucht das thermische Oxid einen Teil des Siliciums und bildet dadurch Unterschneidungen an den Ecken der Seitenwand-Abstandsstücke115 , was bewirkt, dass das Nitrid sich von der Oberfläche des Trench "abhebt". Dies bildet eine Struktur, die ähnlich einem "Vogelschnabel" in einem herkömmlichen LOCOS (LOCal Oxidation of Silicon)-Verfahren ist, das oft verwendet wird, um Feldoxidbereiche an der oberen Oberfläche eines Halbleiterbauteils zu erzeugen. -
14 zeigt die Struktur, nachdem eine thermische Oxidschicht158 an dem Boden des Trench115 ausgebildet worden ist. Die Struktur ist im Einzelnen in15A gezeigt. Die Ecken der thermischen Oxidschicht158 werden unter die Seitenwand-Abstandsstücke115 geschoben und werden als Resultat abfallend oder abgeschrägt. - Eine Änderung der Dicke der Seitenwand-Abstandsstücke ermöglicht es, die Ecken der Oxidschicht an unterschiedlichen Stellen zu positionieren.
15A zeigt verhältnismäßig dicke Seitenwand-Abstandsstücke115 , und als Resultat liegen die Ränder der Oxidschicht158 an dem Boden des Trench110 .15B zeigt dünnere Seitenwand-Abstandsstücke115A , wobei die Ränder der Oxidschicht158A im Wesentlichen an den Ecken des Trench110 liegen.15C zeigt noch dünnere Seitenwand-Abstandsstücke115B , wobei die Ränder der Oxidschicht158B an den Seitenwänden des Trench110 liegen. - Auf ähnliche Weise können die Ränder der Oxidschicht an verschiedenen dazwischen liegenden Punkten dadurch positioniert werden, dass die Dicke der Seitenwand-Abstandsstücke geändert wird.
- Die Dicke der Seitenwand-Abstandsstücke ist unabhängig von der Breite oder Tiefe des Trench. Wenn beispielsweise die Seitenwand-Abstandsstücke im Bereich von 1500 bis 2000 Å Dicke liegen, würden die Ränder der Oxidschicht sehr wahrscheinlich an dem Boden des Trench liegen (
15A ). Wenn die Seitenwand-Abstandsstücke 500 Å oder weniger dick sind, würden die Ränder der Oxidschicht typischerweise an den Seitenwänden des Trench liegen (15C ). Eine Oxidschicht kann beispielsweise durch Aufheizung der Siliciumstruktur bei einer Temperatur von 1000 °C bis 1200 °C während 20 Minuten bis zu einer Stunde erzeugt werden. - Ein noch anderer Weg zur Herstellung eines dicken Bodenoxids ist in den
16A und16B gezeigt. Nachdem der Drain-Drift-Bereich116 und die Seitenwand-Abstandsstücke115 ausgebildet worden sind, wie oben beschrieben und in den12A –12G gezeigt ist, wird eine Oxidschicht160 durch ein Verfahren abgeschieden, welches bewirkt, dass sie selektiv auf dem Silicium abgeschie den wird, das an dem Boden des Trench110 freiliegt statt an den Seitenwand-Abstandsstücken115 . Ein Verfahren, das verwendet werden kann, ist ein subatmosphärisches, chemisches Abscheidungsverfahren aus der Dampfphase (SACVD), bei dem Ozon verwendet wird, um die chemische Reaktion anzutreiben. Während dieser Reaktion dissoziiert das Ozon leicht, um atomaren Sauerstoff freizugeben, der sich mit einem Precursor-Mittel, beispielsweise TEOS, verbindet, um Siliciumdioxid zu bilden. Die Struktur kann dann getempert werden. - Tabelle 1 zeigt die beispielhaften Verfahrensparameter für eine durch ozonaktivierte TEOS-SACVD-Herstellung der dicken Isolierschicht
21 . - Abstandsstücke
115 können andere Materialien als Nitrid umfassen. Das für die Abstandsstücke verwendete Material wird so ausgewählt, dass das Siliciumdioxid vorzugsweise auf dem Silicium statt auf den Abstandsstücken abgeschieden wird. Die Auswahl des Materials für die Abstandsstücke hängt von dem verwendeten Verfahren für die Oxidabscheidung ab. Tabelle 2 zeigt die Abscheidungsselektivität verschiedener Materialien während des ozonaktivierten TEOS-SACVD-Verfahrens. - Wie in Tabelle 2 gezeigt ist, wird während der ozonaktivierten TEOS-SACVD-Abscheidung das Siliciumoxid auf Silicium fünfmal schneller abgeschieden als es auf Nitrid abgeschieden wird. Während der Herstellung eines Bauteils unter Verwendung von Nitrid-Seitenwand-Abstandsstücken
115 wäre somit das Siliciumoxid, das auf dem Boden des Trench110 abgeschieden wird, fünfmal dicker als jegliches Siliciumdioxid, das auf den Nitrid-Seitenwand-Abstandsstücken115 abgeschieden wird. Tatsächlich wurde bei 300 Å Oxidschichtwachstum auf der Siliciumoberfläche kein Oxidwachstum auf der Nitridoberfläche beobachtet. Die Abscheidungsselektivität ist möglicherweise begründet auf der niedrigeren Oberflächenenergie des Siliciumnitrids im Vergleich zu Silicium. Wie in2 gezeigt ist, könnten auch thermisch erzeugtes Siliciumdioxid oder durch TEOS-PECVD abgeschiedenes Siliciumdioxid ein geeignetes Material für die Abstandsstücke darstellen, wenn die Schicht160 durch ozonaktiviertes TEOS-SACVD abgeschieden wird, da das Siliciumdioxid sich ebenfalls vorzugsweise auf dem Silicium gegenüber diesen Materialien abscheidet. SiH4-PECVD-abgeschiedenes Siliciumdioxid oder PECVD-abgeschiedenes BPDH würden keine geeigneten Abstandsmaterialien bei ozonaktiviertem TEOS-SACVD-Verfahren abgeben, da Siliciumoxid das Silicium diesen Materialien nicht vorzieht. Wenn ein Abscheidungsverfahren außer dem ozonaktivierten TEOS-SACVD-Verfahren verwendet wird, können andere Materialien als die in Tabelle 2 gezeigten für die Seitenwand-Abstandsstücke verwendet werden. - Nachdem die Oxidschicht
160 abgeschieden worden ist, wird eine gepufferte Oxidätzung verwendet, um jegliches Oxid zu entfernen, das auf den Oberflächen der Nitrid-Seitenwand-Abstandsstücke115 abgeschieden wurde, und eine Nass-Nitridätzung wird verwendet, um die Nitrid-Seitenwand-Abstandsstücke115 und die Nitridschicht106 zu entfernen. Um sicherzustellen, dass alles Nitrid entfernt wird, kann eine weitere Temperung durchgeführt werden, beispielsweise bei 1000 °C während 5–10 Minuten, um jegliches restliche Nitrid zu oxidieren, und die Temperung kann von einer Oxidätzung gefolgt werden. Die Oxidätzung entfernt jegliches, oxidiertes Nitrid, entfernt jedoch nicht signifikante Teile der Oxidschicht160 . - Die Pufferoxide
104 ,112 werden ebenfalls typischerweise durch eine Nassätzung entfernt. Diese Nassätzung entfernt einen kleinen, jedoch insignifikanten Teil der Oxidschicht160 . Die resultierende Struktur ist in16B gezeigt, wobei ein Teil der Oxidschicht160 an dem Boden des Trench110 übrig gelassen wird. - Vervollständigung des Bauteils
- Nachdem das dicke Bodenoxid durch eines der vorstehenden Verfahren hergestellt worden ist, kann eine Sacrificial-Oxidschicht (nicht gezeigt) in den Seitenwänden des Trench erzeugt und entfernt werden. Dies unterstützt das Entfernen jeglicher Kristallbeschädigungen, die während der Ätzung des Trench verursacht werden. Die Sacrificial-Oxidschicht kann etwa 500 Å dick sein und kann thermisch, beispielsweise durch Trockenoxidation bei 1050 °C während 20 Minuten, hergestellt sein, und sie kann durch eine Nassätzung entfernt werden. Die Nassätzung des Sacrificial-Gateoxids wird kurzgehalten, um das Ätzen der Oxidschicht an dem Boden des Trench auf ein Minimum herabzusetzen.
- Als Nächstes wird, wie in
17A gezeigt ist, eine Gateoxidschicht170 oder eine andere Isolierschicht (beispielsweise etwa 300–1000 Å dick) auf der Seitenwand des Trench110 und der oberen Oberfläche der P-Epitaxialschicht102 ausgebildet. Beispielsweise kann die Gateoxidschicht170 während einer Trockenoxidation bei 1050 °C während 20 Minuten thermisch ausgebildet werden. - Wie in
17B gezeigt ist, wird eine Schicht172 aus Polysilicium oder einem anderen leitfähigen Material abgeschieden (beispielsweise durch ein Niederdruck-CVD (LPCVD)-Verfahren), um den Trench110 zu füllen und über die horizontale Oberfläche der Oxidschicht170 hinüber zu fließen. Die Polysiliciumschicht172 kann beispielsweise ein in-situ dotiertes Polysilicium oder eine undotierte Polysiliciumschicht, die danach implantiert und getempert wird, oder ein alternatives, leitfähiges Material sein. Die Polysiliciumschicht172 wird typischerweise unter Verwendung einer Ätzung mit reaktiven Ionen geätzt, bis die obere Oberfläche der Polysiliciumschicht172 etwa auf einem Niveau mit der Oberseite der P-Epitaxialschicht102 ist, wodurch ein Gate174 gebildet wird, wie in17C gezeigt ist. Bei einem N-Typ-MOSFET kann das Gate172 beispielsweise eine Polysiliciumschicht sein, die mit Phosphor bis zu einer Konzentration von 1 × 1019 cm–3 dotiert ist. In einigen Ausführungsbeispielen kann die Polysiliciumschicht172 an der Oberseite des Trench110 vorbeigeätzt werden, so dass das Gate174 hinterschnitten wird, um die Gate-zu-Source-Überlappungskapazität auf einem Minimum herabzusetzen, und ein Oxid oder eine andere Isolierschicht kann über dem Gate174 ausgebildet werden. In vielen Fällen wird die Polysiliciumschicht172 durch eine Öffnung in einer zweiten (Gate-Poly)-Maske geätzt, die es ermöglicht, dass ein Teil der Polysiliciumschicht172 an ihrer Stelle bleibt, wo das Gate von dem Gate-Metallabschnitt der Metallschicht184 kontaktiert werden soll (siehe17I ). - Wenn die Schwellenspannung eingestellt werden soll, kann wahlweise ein Implantat für die Schwellenwerteinstellung durchgeführt werden, beispielsweise durch Implantieren von Bor durch die Oberfläche der P- Epitaxialschicht
102 . Das Bor kann mit einer Dosis von 5 × 1012 cm–2 und einer Energie von 150 keV implantiert werden, was eine Konzentration von P-Typ-Atomen von 1 × 1017 cm–3 in dem Teil der P-Epitaxialschicht102 ergibt, die den Kanal des MOSFETs bilden wird. Wie oben beschrieben wurde, zeigt10A ein Dotierungsprofil an einem vertikalen Schnitt durch den Kanal, wobei ein Implantat zur Schwellenwerteinstellung gezeigt ist. Wie gezeigt ist, liegt das Implantat zur Schwellenwerteinstellung typischerweise in einem Bereich des Kanals unmittelbar unterhalb des Source-Bereichs. Die Schwellenspannung des MOSFET wird durch die Spitzendotierungskonzentration NA Spitze des Implantats zur Schwellenwerteinstellung bestimmt. Wenn die Schwellenspannung des Bauteils nicht eingestellt werden muss, kann dieser Schritt weggelassen werden. - Wenn erwünscht, kann ein P-Typ-Dotierungsmittel, beispielsweise Bor, implantiert werden, um einen Körperbereich
176 zu bilden, wie in17B gezeigt ist. Das Dotierungsprofil eines typischen Körperimplantats ist in der graphischen Darstellung von10B gezeigt. Das Körperimplantat ist in gewisser Weise ähnlich zu dem Implantat zur Schwellenwerteinstellung, die Energie ist jedoch höher und als Resultat erstreckt sich das Körperimplantat bis zu einem Niveau nahe bei dem Übergang zwischen der P-Epitaxialschicht und dem N-Drain-Drift-Bereich. Die Schwellenspannung des MOSFETs wird durch die Spitzendotierungskonzentration NA Spitze des Körperimplantats bestimmt. Alternativ kann das P-Körperimplantat bis zu einem Niveau unterhalb des Bodens des Trench110 , jedoch über der Grenzfläche zwischen der P-Epitaxialschicht102 und dem N+-Substrat100 getrieben werden, wie durch den Körperbereich186 in17E gezeigt ist. - Als Nächstes kann die obere Oberfläche der P-Epitaxialschicht
102 mit einer dritten (Source)-Maske190 maskiert werden, und ein N-Typ-Dotierungsmittel, beispielsweise Phosphor, kann implantiert werden, um N+-Source-Bereiche178 zu bilden, wie in17F gezeigt ist. Die Source-Maske190 wird entfernt. Eine BPSF-Schicht182 wird auf der oberen Oberfläche des Bauteils abgeschieden, und eine vierte (Kontakt)-Maske183 wird abgeschieden und auf der Oberfläche BPSG-Schicht182 geätzt, wie in17G gezeigt ist. Die BPSG-Schicht182 wird durch die Öffnungen in der Kontaktmaske183 geätzt, und ein P-Typ-Dotierungsmittel wird durch die sich ergebenden Öffnungen in der BPSG-Schicht182 implantiert, um P+-Körper-Kontaktbereiche180 zu bilden, wie in17H gezeigt ist. Die N+-Source-Bereiche178 können beispielsweise mit Arsen bei einer Dosis von 5 × 1015 cm–2 und einer Energie von 80 keV implantiert werden, was eine Konzentration von 1 × 1020 cm–3 ergibt; die P+-Körperkontaktbereiche180 können mir Bor bei einer Dosis von 1 × 1015 cm–2 und einer Energie von 60 keV implantiert werden, was eine Dotierungskonzentration von 5 × 1019 cm–3 ergibt. - Eine Metallschicht
184 , vorzugsweise Aluminium, wird abgeschieden, wie in17I gezeigt ist, wodurch ein Kurzschluss zwischen den Source-Bereichen178 und den Körperkontaktbereichen180 aufgebaut wird. Eine fünfte (Metall)-Maske (nicht gezeigt) wird verwendet, um die Metallschicht184 in einen Source-Metallabschnitt, der in17I gezeigt ist, und einen Gate-Metallabschnitt zu maskieren und zu ätzen, der verwendet wird, um das Gate elektrisch zu kontaktieren. Damit ist die Herstellung des MOSFETs70 abgeschlossen. - In einem anderen Ausführungsbeispiel wird die Epitaxialschicht anfänglich leicht dotiert mit entweder einer N-Typ- oder einer P-Typ-Verunreinigung, und eine P-Typ-Verunreinigung, beispielsweise Bor, wird als ein Körperdotierungsmittel implantiert und eingetrieben, bis das Dotierungsmittel die Grenzfläche zwischen der Epitaxialschicht und dem Substrat erreicht. Solch ein Ausführungsbeispiel ist in den
18A und18B gezeigt. Wie in18B gezeigt ist, wird, wenn das Bor implantiert und diffundiert worden ist, ein P-Körperbereich auf dem N+-Substrat102 ausgebildet. Die Strukturen, die einen P-Körper176 , wie in17D dargestellt, einen P-Körper186 , wie in17E dargestellt, und einen P-Körper104 , wie in18B dargestellt, enthalten, können in Verbindung mit einem beliebigen der Verfahren zur Herstellung eines Drain-Drift-Bereichs, wie hier beschrieben ist, verwendet werden. Dies umfasst das Verfahren, das in den12J und12K gezeigt ist und das die Aufwärtsdiffusion einer tiefen implantierten Schicht umfasst; das Verfahren, das in den12L und12M gezeigt ist, und die Aufwärtsdiffusion einer tiefen implantierten Schicht und die Abwärtsdiffusion eines implantierten Bereiches unterhalb des Bodens des Trench umfasst; und das Verfahren, das in12N gezeigt ist und das das Implantieren mehrfacher N-Typ-Bereiche mit unterschiedlichen Energien umfasst, um einen Stapel von einander überlappenden Bereichen zu bilden. -
6 zeigt ein alternatives Ausführungsbeispiel. In dem MOSFET95 ist die P-Epitaxialschicht in zwei Unterschichten Pepi1 und Pepi2 unterteilt. Unter Verwendung eines bekannten Verfahrens kann eine Epitaxialschicht, die Unterschichten hat, dadurch hergestellt werden, dass die Flussrate des Dotierungsmittelgases verändert wird, während die Epitaxialschicht gezogen wird. Alternativ kann die Unterschicht Pepi1 durch Implantieren eines Dotierungsmittels in den oberen Teil der Epitaxialschicht gebildet werden. - Die Dotierungskonzentration der Unterschicht Pepi1 kann entweder größer oder kleiner als die Dotierungskonzentration der Unterschicht Pepi2 sein. Die Schwellenspannung und der Durchgriffs-Durchbruch des MOSFETs sind eine Funktion der Dotierungskonzentration der Unterschicht Pepi1, während die Durchbruchsspannung und der Ein-Widerstand des MOSFETs eine Funktion der Dotierungskonzentration der Unterschicht Pepi2 sind. In einem MOSFET dieses Ausführungsbeispiels können daher die Schwellenspannung und die Durchgriffs-Durchbruchspannung unabhängig von der Lawinendurchbruchsspannung und dem Ein-Widerstand verwirklicht werden. Die PEpitaxialschicht kann mehr als zwei Unterschichten umfassen, die unterschiedliche Dotierungskonzentrationen haben.
- Der MOSFET
95 umfasst eine Gate-Elektrode202 , die in einem Trench204 positioniert ist, der mit einer Oxidschicht ausgekleidet ist. Die obere Oberfläche des Gate202 ist in den Trench204 hinterschnitten. Die Oxidschicht umfasst einen dicken Abschnitt206 , der gemäß dieser Erfindung ausgebildet ist und der im Allgemeinen an dem Boden des Trench204 angeordnet ist, und verhältnismäßig dünne Abschnitte201 angrenzend an die Seitenwände des Trench204 . Zwischen dem dicken Abschnitt206 und den dünnen Abschnitten210 sind Übergangsbereiche208 , wo die Dicke der Oxidschicht allmählich von dem dicken Abschnitt206 zu den dünnen Abschnitten210 abnimmt. Der MOSFET100 hat auch PN-Übergänge, die den Trench204 in den Übergangsbereichen208 schneiden. Wie oben beschrieben wurde, kann die Lage der Übergangsbereiche208 dadurch variiert werden, dass die Dicke der Nitridschicht während der Herstellung des MOSFETs95 geändert wird. - Der MOSFET
95 unfasst auch N+-Source-Bereiche214 , P+-Körperkontaktbereiche216 , eine dicke Oxidschicht218 , die über der Gate-Elektrode202 liegt, und eine Metallschicht220 , die den elektrischen Kontakt mit den N+-Source-Bereichen214 und den P+-Körperkontaktbereichen216 herstellt. Wie durch gestrichelte Linien gezeigt ist, enthält der MOSFET95 einen hochdotierten Bereich222 an dem Boden des Trench204 . Der hochdotierte Bereich222 kann durch Implantieren eines N+-Typ-Dotierungsmittels, beispielsweise Arsen oder Phosphor, erzeugt werden, nachdem die Nitridschicht geätzt worden ist, wie in12O gezeigt ist. -
20 zeigt ein anderes alternatives Ausführungsbeispiel. In dem MOSFET98 ist ein Drain-Drift-Bereich weggelassen, und der Trench230 erstreckt sich völlig durch die P-Epitaxialschicht102 in das N+-Substrat100 . Dieses Ausführungsbeispiel ist besonders geeignet für Niederspannungs- (beispielsweise 5 V oder weniger)-MOSFETs. - Um die Durchbruchsspannung des Bauteils zu erhöhen, kann eine leicht dotierte N-Typ-Epitaxialschicht auf der Oberseite des N+-Substrats
100 unterhalb der P-Epitaxialschicht102 gezogen werden. Mehrere Ausführungsbeispiele dieser Struktur sind in den21 bis25 gezeigt. -
21 zeigt einen MOSFET250 , der ähnlich wie der MOSFET70 ist, der in5A gezeigt ist, mit der Ausnahme, dass eine N-Epitaxialschicht252 auf der Oberseite des N+-Substrats100 gezogen worden ist. Die N-Epitaxialschicht252 könnte von 1 bis 50 μm dick sein und könnte mit Phosphor bei einer Konzentration von 1 × 1015/cm–3 bis 1 × 1017/cm–3 dotiert sein. Die Dotierungskonzentration der N-Epitaxialschicht252 kann entweder höher oder niedriger als die Dotierungskonzentration der P-Epitaxialschicht102 sein. - Abgesehen von der Ausbildung der N-Epitaxialschicht
252 ist das Verfahren zur Herstellung des MOSFETs250 ähnlich wie das Verfahren zur Herstellung des MOSFETs70 , das oben im Zusammenhang mit den20A –20G beschrieben wurde. Insbesondere kann, wie in12G gezeigt ist, Phosphor durch den Boden des Trench implantiert werden, um den Drain-Drift-Bereich116 zu bilden. Die Energie und die Dosis der Phosphorimplantierung werden jedoch so festgelegt, dass sichergestellt ist, dass der Drain-Drift-Bereich116 sich bis zu der oberen Grenze der N-Epitaxialschicht252 statt zu der oberen Grenze des N+-Substrats100 erstreckt. -
22 zeigt einen MOSFET260 , der einen Drain-Drift-Bereich120 ähnlich zu dem Drain-Drift- Bereich120 hat, der in12I gezeigt ist. Der MOSFET260 wird durch Implantieren des Phosphors gebildet, um einen N+-Typ-Bereich unmittelbar unterhalb des Trench zu bilden (siehe12H ), und dann durch Diffusion des Phosphors durch Aufheizung, so dass der N-Typ-Bereich sich nach unten und seitlich ausdehnt, um den Drain-Drift-Bereich120 zu bilden, der in22 gezeigt ist. -
23 zeigt einen MOSFET270 , der einen Drain-Drift-Bereich124 hat, der ähnlich wie der Drain-Drift-Bereich124 ist, der in12K gezeigt ist. Der MOSFET270 wird durch Implantieren von Phosphor gebildet, um einen N-Typ-Bereich nahe an der Grenzfläche zwischen der N-Epitaxialschicht250 und der P-Epitaxialschicht102 zu bilden (siehe12J ) und dann durch Diffusion von Phosphor durch Aufheizung, so dass der N-Typ-Bereich sich nach oben und seitlich ausdehnt, um den Drain-Drift-Bereich124 zu bilden, der in23 gezeigt ist. -
24 zeigt einen MOSFET280 , der einen Drain-Drift-Bereich126 ähnlich wie der Drain-Drift-Bereich126 hat, der in12M gezeigt ist. Um den MOSFET280 herzustellen, wird eine tiefe N-Schicht (beispielsweise Phosphor) an der Grenzfläche der N-Epitaxialschicht252 und der P-Epitaxialschicht100 durch ein Hochenergie-Implantierungsverfahren gebildet. Ein N-Typ-Dotierungsmittel wird durch den Boden des Trench implantiert, um einen zweiten N-Bereich unmittelbar unterhalb des Trench zu bilden. Die Struktur wird dann beispielsweise auf 900 bis 1100 °C aufgeheizt. Die tiefe N-Schicht diffundiert nach oben und der zweite N-Bereich diffundiert nach unten, bis sie miteinander verschmelzen und den N-Typ-Drain-Drift-Bereich126 bilden, wie in24 gezeigt ist. -
25 zeigt einen MOSFET290 , der einen Drain-Drift-Bereich enthält, der aus einer Reihe von N-Implantaten gebildet ist, die bei aufeinanderfolgend größeren Energien durchgeführt wurden, um einen Stapel von einander überlappenden implantierten Bereichen128 zu erzeugen, ähnlich wie bei der Struktur, die in12N gezeigt ist. Der Stapel128 umfasst vier implantierte Bereiche, jedoch weniger oder mehr als vier Implantate können ebenfalls verwendet werden, um den Stapel zu bilden. Der Stapel könnte ohne signifikante Diffusionen (das heißt ohne Aufheizung) hergestellt werden, oder er könnte aufgeheizt werden, um das Dotierungsmittel zu diffundieren und den Betrag der Überlappung zwischen den implantierten Bereichen zu vergrößern. - Eine andere Gruppe umfasst Ausführungsbeispiele, die ähnlich sind wie die, die in den
21 bis25 gezeigt sind, mit der Ausnahme, dass der dicke Bodenoxidbereich150 weggelassen ist und der Boden des Trench mit einer Oxidschicht ausgekleidet ist, die im Wesentlichen die gleiche Dicke wie die Oxidschicht170 hat, die die Wände des Trench110 auskleidet. Um Bauteile dieser Art herzustellen, wird ein N-Typ-Dotierungsmittel, beispielsweise Phosphor, durch den Boden des Trench110 an einem Stadium des Verfahrens implantiert, das in12C gezeigt ist, und die Abscheidung der Nitridschicht114 und die Ausbildung von Seitenwand-Abstandsstücken115 , wie in den12E und12F ge zeigt ist, werden weggelassen. Wenn das N-Typ-Dotierungsmittel implantiert wird, so dass es sich von dem Boden des Trench nach unten erstreckt, wie in12G gezeigt ist, ergibt sich ein MOSFET300 , wie er in26 gezeigt ist. Alternativ kann ein Drain-Drift-Bereich derart, wie er in den12H –12I ,12J –12K ,12L –12M und12N gezeigt ist, hergestellt werden, indem die Verfahren durchgeführt werden, die im Zusammenhang mit diesen Figuren beschrieben sind. In allen Fällen erstreckt sich der Drain-Drift-Bereich von dem Boden des Trench110 zu dem Übergang der N-Epitaxialschicht252 . - Während mehrere spezielle Ausführungsbeispiele dieser Erfindung beschrieben worden sind, sind diese Ausführungsbeispiele nur zur Erläuterung. Es ist für den Durchschnittsfachmann verständlich, dass zahlreiche zusätzliche Ausführungsbeispiele entsprechend den breiten Prinzipien dieser Erfindung hergestellt werden können. Beispielsweise können, während die oben beschriebenen Ausführungsbeispiele N-Kanal-MOSFETs sind, P-Kanal-MOSFETs entsprechend dieser Erfindung dadurch hergestellt werden, dass die Leitfähigkeiten der verschiedenen Bereiche in dem MOSFET umgekehrt werden.
- Zusammenfassung
- Ein Trench MIS-Bauteil wird in einer P-Epitaxialschicht gebildet, die über einer N-Epitaxialschicht und einem N+ Substrat liegt. In einem Ausführungsbeispiel umfasst das Bauteil eine dicke Oxidschicht an dem Boden des Trenchs und eine N-Typ-Drain-Drift-Bereich, der sich von dem Boden des Trenchs zu der N-Epitaxialschicht erstreckt. Die dicke Isolierschicht reduziert die Kapazität zwischen dem Gate und dem Drain, und verbessert daher die Fähigkeit des Bauteils, bei hohen Frequenzen zu arbeiten. Vorzugsweise, wird der Drain-Drift-Bereich dadurch hergestellt, dass Abstandsstücke auf den Seitenwänden des Trenchs hergestellt werden und dass ein N-Typ-Dotierungsmittel zwischen den Seitenwand-Abstandsstücken und durch den Boden des Trenchs implantiert werden. Die dicke Bodenoxidschicht wird auf dem Boden ausgebildet, während die Seitenwand-Abstandsstücke immernoch an ihrer Stelle sind. Der Drain-Drift-Bereich kann dotiert werden als der herkömmliche „Drift-Bereich", der in einer N-Epitaxialschicht ausgebildet wird. Auf diese Weise hat das Bauteil einen geringen Ein-Widerstand. Die N-Epitaxialschicht erhöht die Durchbruchsspannung des MIS-Bauteils.
Claims (54)
- Verfahren zur Herstellung eines Trench-MIS-Bauteils, umfassend: Bereitstellen eines Substrats mit einem ersten Leitfähigkeitstyp; Ausbilden einer ersten epitaxialen Schicht auf dem Substrat, wobei die erste epitaxiale Schicht mit einem Dotierungsmittel des ersten Leitfähigkeitstyps auf eine Dotierungskonzentration dotiert ist, die geringer ist als die Dotierungskonzentration des Substrats; Ausbilden einer zweiten epitaxialen Schicht auf der ersten epitaxialen Schicht, wobei die zweite epitaxiale Schicht im Allgemeinen aus einem zweiten Leitfähigkeitstyps ist; Ausbilden eines Trench in der zweiten epitaxialen Schicht; Ausbilden von Seitenwand-Abstandsstücken in dem Trench; Implantieren eines Dotierungsmittels des ersten Leitfähigkeitstyps zwischen den Seitenwand-Abstandsstücken und durch einen Boden des Trench; Ausbilden einer Bodenisolierschicht auf dem Boden des Trench zwischen den Seitenwand-Abstandsstücken; Entfernen der Seitenwand-Abstandsstücke; Ausbilden einer Gate-Isolierschicht auf einer Seitenwand des Trench, wobei die Gate-Isolierschicht dünner ist als die Bodenisolierschicht; und Einführen eines leitfähigen Materials in den Trench.
- Verfahren nach Anspruch 1, worin das Ausbilden der Seitenwand-Abstandsstücke umfasst: das Abscheiden einer Isolierschicht konform in dem Trench und das richtungsabhängige Ätzen der Isolierschicht, um einen Teil der Isolierschicht an einem Boden des Trench zu entfernen und um dabei die Seitenwand-Abstandsstücke angrenzend an die Wände des Trench stehen zu lassen.
- Verfahren nach Anspruch 2, worin die Isolierschicht Nitrid umfasst.
- Verfahren nach Anspruch 1, worin das Implantieren eines Dotierungsmittels des ersten Leitfähigkeitstyps das Implantieren eines Dotierungsmittel bei einer Dosis und Energie umfasst, derart, dass sich nach dem Implantieren und im Wesentlichen ohne thermische Diffusion das Dotierungsmittel von dem Boden des Trench zu der ersten epitaxialen Schicht erstreckt.
- Verfahren nach Anspruch 1, worin das Implantieren eines Dotierungsmittels des ersten Leitfähigkeitstyps das Implantieren des Dotierungsmittels bei einer Dosis und Energie umfasst, derart, dass nach der Implantierung das Dotierungsmittel einen Bereich des ersten Leitfähigkeitstyps bildet, der unter dem Boden des Trench liegt und sich nicht in die erste epitaxiale Schicht erstreckt, wobei das Verfahren ferner das Aufheizen der ersten epitaxialen Schicht umfasst, um das Dotierungsmittel nach unten zu diffundieren, wobei ein Drain-Drift-Bereich gebildet wird, der sich zwischen dem Boden des Trench und der ersten epitaxialen Schicht erstreckt.
- Verfahren nach Anspruch 1, worin das Implantieren eines Dotierungsmittel des ersten Leitfähigkeitstyps das Implantieren des Dotierungsmittels bei einer Dosis und Energie umfasst, derart, dass nach dem Implantieren das Dotierungsmittel eine tiefe Schicht im Wesentlichen getrennt von dem Trench bildet, wobei das Verfahren ferner das Aufheizen der ersten epitaxialen Schicht unfasst, um das Dotierungsmittel nach oben zu diffundieren, wobei ein Drain-Drift-Bereich gebildet wird, der sich zwischen dem Boden des Trench und der ersten epitaxialen Schicht erstreckt,
- Verfahren nach Anspruch 1, worin das Implantieren eines Dotierungsmittels des ersten Leitfähigkeitstyps umfasst: Implantieren eines ersten Teils des Dotierungsmittels bei einer Dosis und Energie derart, dass nach dem Implantieren der erste Teil des Dotierungsmittels einen Bereich eines ersten Leitfähigkeitstyps bildet, der unter dem Boden des Trench liegt und sich nicht in die erste epitaxiale Schicht erstreckt; und Implantieren eines zweiten Teils des Dotierungsmittels bei einer Dosis und Energie derart, dass nach dem Implantieren der zweite Teil des Dotierungsmittels eine tiefe Schicht im Wesentlichen getrennt von dem Trench bildet; wobei das Verfahren ferner umfasst: Aufheizen der ersten epitaxialen Schicht, um den ersten Teil des Dotierungsmittels nach unten zu diffundieren und den zweiten Teil des Dotierungsmittels nach oben zu diffundieren, derart; dass die ersten und zweiten Teile miteinander verschmelzen, wobei ein Drain-Drift-Bereich gebildet wird, der sich zwischen dem Boden des Trench und der ersten epitaxialen Schicht erstreckt.
- Verfahren nach Anspruch 1, worin das Implantieren eines Dotierungsmittels des ersten Leitfähigkeitstyps das Implantieren von wenigstens drei Portionen des Dotierungsmittels bei jeweils unterschiedlichen Energien umfasst, um einen Stapel von beieinander liegenden Bereichen des ersten Leit fähigkeitstyps zu bilden, wobei der Stapel einen Drain-Drift-Bereich bildet, der sich zwischen dem Boden des Trench und der ersten epitaxialen Schicht erstreckt.
- Verfahren nach einem der Ansprüche 1 bis 8, worin das Ausbilden einer Bodenisolierschicht das Abscheiden einer Schicht und das Ätzen der Schicht umfasst, um die Bodenisolierschicht zu bilden.
- Verfahren nach Anspruch 9, worin das Abscheiden einer Schicht das Abscheiden einer Oxidschichtumfasst.
- Verfahren nach Anspruch 10, wobei das Abscheiden einer Schicht das Abscheiden einer Schicht durch chemische Abscheidung aus der Dampfphase umfasst.
- Verfahren nach Anspruch 9, worin die Bodenisolierschicht eine Niedertemperatur-Oxidschicht ist.
- Verfahren nach Anspruch 9, worin das Abscheiden einer Schicht das Abscheiden einer Glasschichtumfasst.
- Verfahren nach einem der Ansprüche 1 bis 8, worin das Ausbilden einer Bodenisolierschicht das thermische Aufwachsen einer Oxidschicht auf dem Boden des Trench umfasst.
- Verfahren nach einem der Ansprüche 1 bis 8, worin das Ausbilden der Bodenisolierschicht das Abscheiden eines Materials umfasst, welches sich vorzugsweise auf dem Boden des Trench im Vergleich zu den Seitenwand-Abstandsstücken abscheidet.
- Trench-MIS-Bauteil, umfassend: ein Substrat eines ersten Leitfähigkeitstyps; eine erste epitaxiale Schicht des ersten Leitfähigkeitstyps auf dem Substrat, wobei die erste epitaxiale Schicht leichter dotiert ist als das Substrat; eine zweite epitaxiale Schicht eines zweiten Leitfähigkeitstyps auf der ersten epitaxialen Schicht gebildet ist; ein Gate in dem Trench; eine Gate-Isolierschicht entlang einer Seitenwand des Trench, wobei das Gate elektrisch von der zweiten epitaxialen Schicht durch die Gate-Isolierschicht isoliert ist; eine Bodenisolierschicht auf einem Boden des Trench, wobei die Bodenisolierschicht dicker ist als die Gate-Isolierschicht; einen Drain-Drift-Bereich des ersten Leitfähigkeitstyps, der sich zwischen dem Boden des Trench und der ersten epitaxialen Schicht erstreckt, wobei der Drain-Drift-Bereich einen PN-Übergang mit der zweiten epitaxialen Schicht bildet, wobei der PN-Übergang sich zwischen dem Trench und der ersten epitaxialen Schicht erstreckt.
- Trench-MIS-Bauteil nach Anspruch 16, worin der PN-Übergang konkav in Bezug auf das Innere des Drain-Drift-Bereichs ist.
- Trench-MIS-Bauteil nach Anspruch 16, worin der PN-Übergang sich zwischen der ersten epitaxialen Schicht und einer Seitenwand des Trench erstreckt.
- Trench-MIS-Bauteil nach Anspruch 16, worin der PN-Übergang mit einer Kante der Bodenisolierschicht ausgerichtet ist.
- Trench-MOSFET, umfassend: ein Substrat eines ersten Leitfähigkeitstyps; eine erste epitaxiale Schicht des ersten Leitfähigkeitstyps auf dem Substrat, wobei die erste epitaxiale Schicht leichter dotiert ist als das Substrat; eine zweite epitaxiale Schicht eines zweiten Leitfähigkeitstyps auf der ersten epitaxialen Schicht, wobei ein Trench in der zweiten epitaxialen Schicht ausgebildet ist; ein Gate in dem Trench; eine Gate-Isolierschicht entlang einer Seitenwand des Trench, wobei das Gate elektrisch von der epitaxialen Schicht durch die Gate-Isolierschicht isoliert ist; eine Bodenisolierschicht an einem Boden des Trench, wobei die Bodenisolierschicht dicker ist als die Gate-Isolierschicht; einen Drain-Drift-Bereich des ersten Leitfähigkeitstyps, der sich zwischen dem Boden des Trench und dem Substrat erstreckt, wobei der Drain-Drift-Bereich einen PN-Übergang mit der zweiten epitaxialen Schicht bildet, wobei der PN-Übergang sich zwischen dem Trench und der ersten epitaxialen Schicht erstreckt; und einen Source-Bereich, der angrenzend an eine Seitenwand des Trench und eine obere Oberfläche der epitaxialen Schicht angeordnet ist.
- Trench-MOSFET nach Anspruch 20, umfassend einen implantierten Bereich des zweiten Leitfähigkeitstyps zur Schwellenwerteinstellung.
- Trench-MOSFET nach Anspruch 21, umfassend einen Körperbereich des zweiten Leitfähigkeitstyps, wobei der Körperbereich stärker dotiert ist als die epitaxiale Schicht.
- Verfahren zur Herstellung eines Trench-MIS-Bauteils, umfassend: Bereitstellen eines Substrats eines ersten Leitfähigkeitstyps; Ausbilden einer ersten epitaxialen Schicht auf dem Substrat, wobei die erste epitaxiale Schicht mit einem Dotierungsmittel des ersten Leitfähigkeitstyps auf eine Dotierungskonzentration dotiert ist, die geringer ist als die Dotierungskonzentration des Substrats; Ausbilden einer zweiten epitaxialen Schicht auf der ersten epitaxialen Schicht, wobei die zweite epitaxiale Schicht im Allgemeinen aus einem zweiten Leitfähigkeitstyp ist; Ausbilden eines Trench in der zweiten epitaxialen Schicht; Implantieren eines Dotierungsmittels des ersten Leitfähigkeitstyps durch einen Boden des Trench; Ausbilden einer Gate-Isolierschicht auf dem Boden und einer Seitenwand des Trench; und Einführen eines leitfähigen Materials in den Trench.
- Verfahren nach Anspruch 23, worin das Implantieren eines Dotierungsmittels des ersten Leitfähigkeitstyps das Implantieren eines Dotierungsmittels bei einer Dosis und Energie umfasst, derart, dass nach dem Implantieren und im Wesentlichen ohne thermische Diffusion das Dotierungsmittel sich von dem Boden des Trench bis zu der ersten epitaxialen Schicht erstreckt.
- Verfahren nach Anspruch 24, worin das Implantieren eines Dotierungsmittels des ersten Leitfähigkeitstyps das Implantieren des Dotierungsmittels bei einer Dosis und Energie umfasst, derart, dass nach dem Implantieren das Dotierungsmittel einen Bereich des ersten Leitfähigkeitstyps bildet, der unter dem Boden des Trench liegt und sich nicht in die erste epitaxiale Schicht erstreckt, wobei das Verfahren ferner umfasst das Aufheizen der ersten epitaxialen Schicht, um das Dotierungsmittel nach unten zu diffundieren, wobei ein Drain-Drift-Bereich gebildet wird, der sich zwischen dem Boden des Trench und der ersten epitaxialen Schicht erstreckt.
- Verfahren nach Anspruch 23, worin das Implantieren eines Dotierungsmittels des ersten Leitfähigkeitstyps das Implantieren des Dotierungsmittels bei einer Dosis und Energie umfasst, derart, dass nach dem Implantieren das Dotierungsmittel eine tiefe Schicht im Wesentlichen getrennt von dem Trench bildet, wobei das Verfahren ferner umfasst das Aufheizen der ersten epitaxialen Schicht, um das Dotierungsmittel nach unten zu diffundieren, wobei ein Drain-Drift-Bereich gebildet wird, der sich zwischen dem Boden des Trench und der ersten epitaxialen Schicht erstreckt.
- Verfahren nach Anspruch 23, worin das Implantieren eines Dotierungsmittels des ersten Leitfähigkeitstyps umfasst: Implantieren einer ersten Portion des Dotierungsmittels bei einer Dosis und Energie derart, dass nach dem Implantieren die erste Portion des Dotierungsmittels einen Bereich des ersten Leitfähigkeitstyps bildet, der unter dem Boden des Trench liegt und sich nicht in die erste epitaxiale Schicht erstreckt; und Implantieren einer zweiten Portion des Dotierungsmittels bei einer Dosis und Energie derart, dass nach dem Implantieren die zweite Portion des Dotierungsmittels eine tiefe Schicht bildet, die im Wesentlichen von dem Trench getrennt ist; wobei das Verfahren ferner umfasst: Aufheizen der ersten epitaxialen Schicht, um die erste Portion des Dotierungsmittels nach unten zu diffundieren und um die zweite Portion des Dotierungsmittels nach oben zu diffundieren, so dass die erste und die zweite Portion miteinander verschmelzen, wobei ein Drain-Drift-Bereich gebildet wird, der sich zwischen dem Boden des Trench und der ersten epitaxialen Schicht erstreckt.
- Verfahren nach Anspruch 23, wobei das Implantieren eines Dotierungsmittels des ersten Leitfähigkeitstyps das Implantieren von wenigstens drei Portionen des Dotierungsmittels bei jeweils unterschiedlichen Energien umfasst, um einen Stapel von angrenzenden Bereichen des ersten Leitfähigkeitstyps zu bilden, wobei der Stapel einen Drain-Drift-Bereich bildet, der sich zwischen dem Boden des Trench und der ersten epitaxialen Schicht erstreckt.
- Trench-MIS-Bauteil, umfassend: ein Substrat eines ersten Leitfähigkeitstyps; eine erste epitaxiale Schicht des ersten Leitfähigkeitstyps auf dem Substrat, wobei die erste epitaxiale Schicht schwächer dotiert ist als das Substrat; eine zweite epitaxiale Schicht eines zweiten Leitfähigkeitstyps auf der epitaxialen Schicht, wobei ein Trench in der zweiten epitaxialen Schicht ausgebildet ist; ein Gate indem Trench; eine Gate-Isolierschicht entlang einem Boden und einer Seitenwand des Trench, wobei das Gate elektrisch von der zweiten epitaxialen Schicht durch die Gate-Isolierschicht isoliert ist; und einen Drain-Drift-Bereich des ersten Leitfähigkeitstyps, der sich zwischen dem Boden des Trench und der ersten epitaxialen Schicht erstreckt, wobei der Drain-Drift-Bereich einen PN-Übergang mit der zweiten epitaxialen Schicht bildet, wobei der PN-Übergang sich zwischen dem Trench und der ersten epitaxialen Schicht erstreckt.
- Trench-MIS-Bauteil nach Anspruch 29, worin der PN-Übergang konkav in Bezug auf das Innere des Drain-Drift-Bereiches ist.
- Trench-MIS-Bauteil nach Anspruch 29, worin der PN-Übergang sich zwischen der ersten epitaxialen Schicht und einer Seitenwand des Trench erstreckt.
- Trench-MOSFET, umfassend: ein Substrat eines ersten Leitfähigkeitstyps; eine erste epitaxiale Schicht des ersten Leitfähigkeitstyps auf dem Substrat, wobei die erste epitaxiale Schicht schwächer dotiert ist als das Substrat; eine zweite epitaxiale Schicht eines zweiten Leitfähigkeitstyps auf der ersten epitaxialen Schicht, wobei ein Trench in der zweiten epitaxialen Schicht ausgebildet ist; ein Gate in dem Trench; eine Gate-Isolierschicht entlang einem Boden und einer Seitenwand des Trench, wobei das Gate elektrisch von der zweiten epitaxialen Schicht durch die Gate-Isolierschicht isoliert ist; einen Drain-Drift-Bereich des ersten Leitfähigkeitstyps, der sich zwischen dem Boden des Trench und der ersten epitaxialen Schicht erstreckt, wobei der Drain-Drift-Bereich einen PN-Übergang mit der zweiten epitaxialen Schicht bildet, wobei der PN-Übergang sich zwischen dem Trench und der ersten epitaxialen Schicht erstreckt; und einen Source-Bereich, der angrenzend an die Seitenwand des Trench und eine obere Oberfläche der epitaxialen Schicht angeordnet ist.
- Verfahren zur Herstellung eines Trench-MIS-Bauteils, umfassend: Vorsehen eines Substrats eines ersten Leitfähigkeitstyps; Ausbilden einer epitaxialen Schicht auf dem Substrat, wobei die epitaxiale Schicht im Allgemeinen aus einem zweiten Leitfähigkeitstyps ist; Ausbilden eines Trench in der epitaxialen Schicht; Ausbilden von Seitenwand-Abstandsstücken in dem Trench; Implantieren eines Dotierungsmittels des ersten Leitfähigkeitstyps zwischen den Seitenwand-Abstandsstücken und durch einen Boden des Trench; Ausbilden einer Bodenisolierschicht auf dem Boden des Trench zwischen den Seitenwand-Abstandsstücken; Entfernen der Seitenwand-Abstandsstücke; Ausbilden einer Gate-Isolierschicht auf den Seitenwänden des Trench, wobei die Gate-Isolierschicht dünner ist als die Bodenisolierschicht; und Einführen eines leitfähigen Materials in den Trench.
- Verfahren nach Anspruch 33, worin das Ausbilden der Seitenwand-Abstandsstücke das Abscheiden einer Isolierschicht konform mit dem Trench und das direkte Ätzen der Isolierschicht umfasst, um einen Teil der Isolierschicht an einem Boden des Trench zu entfernen, wobei die Seitenwand-Abstandsstücke angrenzend an die Wände des Trench übrig gelassen werden.
- Verfahren nach Anspruch 34, worin die Isolierschicht Nitrid umfasst.
- Verfahren nach Anspruch 33, worin das Implantieren eines Dotierungsmittels des ersten Leitfähigkeitstyps das Implantieren eines Dotierungsmittels bei einer Dosis und Energie umfasst, derart, dass nach dem Implantieren und im Wesentlichen ohne thermische Diffusion das Dotierungsmittel sich von dem Boden des Trench zu dem Substrat erstreckt.
- Verfahren nach Anspruch 33, worin das Implantieren eines Dotierungsmittels des ersten Leitfähigkeitstyps das Implantieren des Dotierungsmittels bei einer Dosis und Energie umfasst, derart, dass nach dem Implantieren das Dotierungsmittel einen Bereich des ersten Leitfähigkeitstyps bildet, der unter dem Boden des Trench liegt und sich nicht zu dem Substrat erstreckt, wobei das Verfahren ferner umfasst das Aufheizen der epitaxialen Schicht, um das Dotierungsmittel nach unten zu diffundieren, wobei ein Drain-Drift-Bereich gebildet wird, der sich zwischen dem Boden des Trench und dem Sub strat erstreckt.
- Verfahren nach Anspruch 33, worin das Implantieren eines Dotierungsmittels des ersten Leiftähigkeitstyps das Implantieren des Dotierungsmittels bei einer Dosis und Energie umfasst, derart, dass nach dem Implantieren das Dotierungsmittel eine tiefe Schicht im Wesentlichen getrennt von dem Trench bildet, wobei das Verfahren ferner umfasst das Aufheizen der epitaxialen Schicht, um das Dotierungsmittel nach oben zu diffundieren, wobei ein Drain-Drift-Bereich gebildet wird, der sich zwischen dem Boden des Trench und dem Substrat erstreckt.
- Verfahren nach Anspruch 33, worin das Implantieren eines Dotierungsmittels des ersten Leitfähigkeitstyps umfasst: Implantieren einer ersten Portion des Dotierungsmittels bei einer Dosis und Energie derart, dass nach dem Implantieren die erste Portion des Dotierungsmittels einen Bereich des ersten Leitfähigkeitstyps bildet, der unter dem Boden des Trench liegt und sich nicht zu dem Substrat erstreckt; und Implantieren einer zweiten Portion des Dotierungsmittels bei einer Dosis und Energie derart, dass nach dem Implantieren die zweite Portion des Dotierungsmittels eine tiefe Schicht im Wesentlichen getrennt von dem Trench bildet; wobei das Verfahren ferner umfasst: Aufheizen der epitaxialen Schicht, um die erste Portion des Dotierungsmittels nach unten zu diffundieren und um die zweite Portion des Dotierungsmittels nach oben zu diffundieren, so dass die erste und die zweite Portion miteinander verschmelzen, wobei ein Drain-Drift-Bereich gebildet wird, der sich zwischen dem Boden des Trench und dem Substrat erstreckt.
- Verfahren nach Anspruch 33, worin das Implantieren eines Dotierungsmittels des ersten Leitfähigkeitstyps das Implantieren von wenigstens drei Portionen des Dotierungsmittels bei jeweils unterschiedlichen Energien umfasst, um einen Stapel aus aneinander angrenzenden Bereichen des ersten Leitfähigkeitstyps zu bilden, wobei der Stapel einen Drain-Drift-Bereich bildet, der sich zwischen dem Boden des Trench und dem Schutzdraht erstreckt.
- Verfahren nach einem der Ansprüche 33 bis 40, worin das Ausbilden einer Bodenisolierschicht das Abscheiden einer Schicht und das Ätzen der Schicht umfasst, um die Bodenisolierschicht zu bilden.
- Verfahren nach Anspruch 41, worin das Abscheiden einer Schicht das Abscheiden einer Oxidschichtumfasst.
- Verfahren nach Anspruch 42, worin das Abscheiden einer Schicht das Abscheiden einer Schicht durch chemische Abscheidung aus der Dampfphase umfasst.
- Verfahren nach Anspruch 41, worin die Bodenisolierschicht eine Niedertemperatur-Oxidschicht ist.
- Verfahren nach Anspruch 41, worin das Abscheiden einer Schicht das Abscheiden einer Glasschichtumfasst.
- Verfahren nach einem der Ansprüche 33 bis 40, worin das Ausbilden einer Bodenisolierschicht das thermische Aufwachsen einer Oxidschicht auf dem Boden des Trench umfasst.
- Verfahren nach einem der Ansprüche 33 bis 40, worin das Ausbilden einer Bodenisolierschicht das Abscheiden eines Materials umfasst, das sich vorzugsweise auf dem Boden des Trench im Vergleich zu den Seitenwand-Abstandsstücken abscheidet.
- Trench-MIS-Bauteil, umfassend: ein Substrat eines ersten Leitfähigkeitstyps; eine epitaxiale Schicht eines zweiten Leitfähigkeitstyps auf dem Substrat, wobei ein Trench auf der epitaxialen Schicht gebildet ist; ein Gate in dem Trench; eine Gate-Isolierschicht entlang einer Seitenwand des Trench, wobei das Gate elektrisch von der epitaxialen Schicht durch die Gate-Isolierschicht isoliert ist; eine Bodenisolierschicht auf einem Boden des Trench, wobei die Bodenisolierschicht dicker ist als die Gate-Isolierschicht; einen Drain-Drift-Bereich des ersten Leitfähigkeitstyps, der sich zwischen dem Boden des Trench und dem Substrat erstreckt, wobei der Drain-Drift-Bereich einen PN-Übergang mit der epitaxialen Schicht bildet, wobei der PN-Übergang sich zwischen dem Trench und dem Substrat erstreckt.
- Trench-MIS-Bauteil nach Anspruch 48, worin der PN-Übergang konkav in Bezug auf das Innere des Drain-Drift-Bereiches ist.
- Trench-MIS-Bauteil nach Anspruch 48, worin der PN-Übergang sich zwischen dem Substrat und einer Seitenwand des Trench erstreckt.
- Trench-MIS-Bauteil nach Anspruch 48, worin der PN-Übergang mit einer Kante der Bodenisolierschicht ausgerichtet ist.
- Trench-MOSFET, umfassend: ein Substrat eines ersten Leitfähigkeitstyp; eine epitaxiale Schicht eines zweiten Leitfähigkeitstyps auf dem Substrat, wobei ein Trench in der epitaxialen Schicht gebildet ist; ein Gate in dem Trench; eine Gate-Isolierschicht entlang einer Seitenwand des Trench, wobei das Gate elektrisch von der epitaxialen Schicht durch die Gate-Isolierschicht isoliert ist; eine Bodenisolierschicht auf einem Boden des Trench, wobei die Bodenisolierschicht dicker ist als die Gate-Isolierschicht; ein Drain-Drift-Bereich des ersten Leitfähigkeitstyps, der sich zwischen dem Boden des Trench und dem Substrat erstreckt, wobei der Drain-Drift-Bereich einen PN-Übergang mit der epitaxialen Schicht bildet, wobei der PN-Übergang sich zwischen dem Trench und dem Substrat erstreckt; und einen Source-Bereich, der angrenzend an eine Seitenwand des Trench und einer oberen Oberfläche der epitaxialen Schicht liegt.
- Trench-MOSFET nach Anspruch 52, umfassend einen Implantatbereich des zweiten Leitfähigkeitstyps zur Schwellenwerteinstellung.
- Trench-MOSFET nach Anspruch 53, umfassend einen Körperbereich des zweiten Leitfähigkeitstyps, wobei der Körperbereich stärker dotiert ist als die epitaxiale Schicht.
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US7084423B2 (en) | 2002-08-12 | 2006-08-01 | Acorn Technologies, Inc. | Method for depinning the Fermi level of a semiconductor at an electrical junction and devices incorporating such junctions |
US6833556B2 (en) | 2002-08-12 | 2004-12-21 | Acorn Technologies, Inc. | Insulated gate field effect transistor having passivated schottky barriers to the channel |
US7166890B2 (en) | 2003-10-21 | 2007-01-23 | Srikant Sridevan | Superjunction device with improved ruggedness |
US7372088B2 (en) * | 2004-01-27 | 2008-05-13 | Matsushita Electric Industrial Co., Ltd. | Vertical gate semiconductor device and method for fabricating the same |
JP4091921B2 (ja) * | 2004-02-16 | 2008-05-28 | 松下電器産業株式会社 | 半導体装置及びその製造方法 |
US7081388B2 (en) * | 2004-03-01 | 2006-07-25 | International Rectifier Corporation | Self aligned contact structure for trench device |
US7671441B2 (en) * | 2005-04-05 | 2010-03-02 | International Rectifier Corporation | Trench MOSFET with sidewall spacer gates |
JP2007027193A (ja) * | 2005-07-12 | 2007-02-01 | Renesas Technology Corp | 半導体装置およびその製造方法、ならびに非絶縁型dc/dcコンバータ |
US7348256B2 (en) * | 2005-07-25 | 2008-03-25 | Atmel Corporation | Methods of forming reduced electric field DMOS using self-aligned trench isolation |
US7492003B2 (en) * | 2006-01-24 | 2009-02-17 | Siliconix Technology C. V. | Superjunction power semiconductor device |
US7659588B2 (en) * | 2006-01-26 | 2010-02-09 | Siliconix Technology C. V. | Termination for a superjunction device |
KR100852456B1 (ko) * | 2007-01-25 | 2008-08-14 | 삼성전자주식회사 | 반도체 장치 및 그 형성 방법 |
DE102007029121B3 (de) * | 2007-06-25 | 2008-11-20 | Infineon Technologies Austria Ag | Verfahren zur Herstellung eines Halbleiterbauelements, sowie Halbleiterbauelement |
US20090053869A1 (en) * | 2007-08-22 | 2009-02-26 | Infineon Technologies Austria Ag | Method for producing an integrated circuit including a trench transistor and integrated circuit |
US7943955B2 (en) * | 2009-01-27 | 2011-05-17 | Infineon Technologies Austria Ag | Monolithic semiconductor switches and method for manufacturing |
US8193559B2 (en) | 2009-01-27 | 2012-06-05 | Infineon Technologies Austria Ag | Monolithic semiconductor switches and method for manufacturing |
JP5680326B2 (ja) * | 2010-04-01 | 2015-03-04 | トヨタ自動車株式会社 | 半導体装置の製造方法 |
JP5729331B2 (ja) * | 2011-04-12 | 2015-06-03 | 株式会社デンソー | 半導体装置の製造方法及び半導体装置 |
JP6008470B2 (ja) * | 2011-05-26 | 2016-10-19 | ローム株式会社 | 半導体装置およびその製造方法 |
US9214457B2 (en) | 2011-09-20 | 2015-12-15 | Alpha & Omega Semiconductor Incorporated | Method of integrating high voltage devices |
JP2013069964A (ja) * | 2011-09-26 | 2013-04-18 | Sumitomo Electric Ind Ltd | 炭化珪素半導体装置 |
DE112012004882B4 (de) | 2011-11-23 | 2022-12-29 | Acorn Technologies, Inc. | Verbesserung von Metallkontakten zu Gruppe-IV-Halbleitern durch Einfügung grenzflächiger atomischer Monoschichten |
JP6022777B2 (ja) | 2012-02-28 | 2016-11-09 | エスアイアイ・セミコンダクタ株式会社 | 半導体装置の製造方法 |
JP6231377B2 (ja) | 2013-12-25 | 2017-11-15 | トヨタ自動車株式会社 | 半導体装置及び半導体装置の製造方法 |
JP6472776B2 (ja) * | 2016-02-01 | 2019-02-20 | 富士電機株式会社 | 炭化珪素半導体装置および炭化珪素半導体装置の製造方法 |
US9620611B1 (en) | 2016-06-17 | 2017-04-11 | Acorn Technology, Inc. | MIS contact structure with metal oxide conductor |
US9941265B2 (en) * | 2016-07-01 | 2018-04-10 | Nexperia B.V. | Circuitry with voltage limiting and capactive enhancement |
JP6362152B1 (ja) * | 2016-11-11 | 2018-07-25 | 新電元工業株式会社 | Mosfet及び電力変換回路 |
DE112017005855T5 (de) | 2016-11-18 | 2019-08-01 | Acorn Technologies, Inc. | Nanodrahttransistor mit Source und Drain induziert durch elektrische Kontakte mit negativer Schottky-Barrierenhöhe |
US10872952B1 (en) * | 2017-05-26 | 2020-12-22 | Shindengen Electric Manufacturing Co., Ltd. | MOSFET and power conversion circuit |
JP7005453B2 (ja) * | 2018-08-08 | 2022-01-21 | 株式会社東芝 | 半導体装置 |
US12100764B2 (en) * | 2019-02-07 | 2024-09-24 | Rohm Co., Ltd. | Semiconductor device |
DE102022209801A1 (de) | 2022-09-19 | 2024-03-21 | Robert Bosch Gesellschaft mit beschränkter Haftung | Halbleiterelement mit Abschirmung |
Family Cites Families (89)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US26989A (en) * | 1860-01-31 | Pastry-board | ||
US4456367A (en) * | 1982-02-16 | 1984-06-26 | Coulter Systems Corporation | Toning system for electrostatic imaging apparatus |
US4546367A (en) | 1982-06-21 | 1985-10-08 | Eaton Corporation | Lateral bidirectional notch FET with extended gate insulator |
US4672410A (en) | 1984-07-12 | 1987-06-09 | Nippon Telegraph & Telephone | Semiconductor memory device with trench surrounding each memory cell |
JPS6126261A (ja) | 1984-07-16 | 1986-02-05 | Nippon Telegr & Teleph Corp <Ntt> | 縦形mos電界効果トランジスタの製造方法 |
CA1216962A (en) * | 1985-06-28 | 1987-01-20 | Hussein M. Naguib | Mos device processing |
US4941026A (en) * | 1986-12-05 | 1990-07-10 | General Electric Company | Semiconductor devices exhibiting minimum on-resistance |
US4893160A (en) | 1987-11-13 | 1990-01-09 | Siliconix Incorporated | Method for increasing the performance of trenched devices and the resulting structure |
US4914058A (en) | 1987-12-29 | 1990-04-03 | Siliconix Incorporated | Grooved DMOS process with varying gate dielectric thickness |
JP2647884B2 (ja) | 1988-01-27 | 1997-08-27 | 株式会社日立製作所 | 半導体装置の製造方法 |
US4967245A (en) | 1988-03-14 | 1990-10-30 | Siliconix Incorporated | Trench power MOSFET device |
US5122474A (en) | 1988-06-23 | 1992-06-16 | Dallas Semiconductor Corporation | Method of fabricating a CMOS IC with reduced susceptibility to PMOS punchthrough |
US4906588A (en) | 1988-06-23 | 1990-03-06 | Dallas Semiconductor Corporation | Enclosed buried channel transistor |
US4943537A (en) | 1988-06-23 | 1990-07-24 | Dallas Semiconductor Corporation | CMOS integrated circuit with reduced susceptibility to PMOS punchthrough |
US5072266A (en) * | 1988-12-27 | 1991-12-10 | Siliconix Incorporated | Trench DMOS power transistor with field-shaping body profile and three-dimensional geometry |
US5021355A (en) | 1989-05-22 | 1991-06-04 | International Business Machines Corporation | Method of fabricating cross-point lightly-doped drain-source trench transistor |
US5182219A (en) | 1989-07-21 | 1993-01-26 | Linear Technology Corporation | Push-back junction isolation semiconductor structure and method |
US4982260A (en) * | 1989-10-02 | 1991-01-01 | General Electric Company | Power rectifier with trenches |
JPH03211885A (ja) | 1990-01-17 | 1991-09-17 | Matsushita Electron Corp | 半導体装置及びその製造方法 |
JPH04194917A (ja) | 1990-11-27 | 1992-07-14 | Brother Ind Ltd | プロジェクタ |
US5282018A (en) | 1991-01-09 | 1994-01-25 | Kabushiki Kaisha Toshiba | Power semiconductor device having gate structure in trench |
CN1019720B (zh) | 1991-03-19 | 1992-12-30 | 电子科技大学 | 半导体功率器件 |
US5250450A (en) * | 1991-04-08 | 1993-10-05 | Micron Technology, Inc. | Insulated-gate vertical field-effect transistor with high current drive and minimum overlap capacitance |
US5323053A (en) * | 1992-05-28 | 1994-06-21 | At&T Bell Laboratories | Semiconductor devices using epitaxial silicides on (111) surfaces etched in (100) silicon substrates |
JPH0621468A (ja) | 1992-06-29 | 1994-01-28 | Toshiba Corp | 絶縁ゲート型半導体装置 |
US5910669A (en) * | 1992-07-24 | 1999-06-08 | Siliconix Incorporated | Field effect Trench transistor having lightly doped epitaxial region on the surface portion thereof |
US5410170A (en) | 1993-04-14 | 1995-04-25 | Siliconix Incorporated | DMOS power transistors with reduced number of contacts using integrated body-source connections |
JPH07122749A (ja) | 1993-09-01 | 1995-05-12 | Toshiba Corp | 半導体装置及びその製造方法 |
US5517046A (en) | 1993-11-19 | 1996-05-14 | Micrel, Incorporated | High voltage lateral DMOS device with enhanced drift region |
EP0676814B1 (de) | 1994-04-06 | 2006-03-22 | Denso Corporation | Herstellungsverfahren für Halbleiterbauelement mit Graben |
US5429970A (en) | 1994-07-18 | 1995-07-04 | United Microelectronics Corporation | Method of making flash EEPROM memory cell |
US5424231A (en) | 1994-08-09 | 1995-06-13 | United Microelectronics Corp. | Method for manufacturing a VDMOS transistor |
US6001678A (en) | 1995-03-14 | 1999-12-14 | Mitsubishi Denki Kabushiki Kaisha | Insulated gate semiconductor device |
KR100199997B1 (ko) | 1995-09-06 | 1999-07-01 | 오카메 히로무 | 탄화규소 반도체장치 |
KR0159075B1 (ko) * | 1995-11-11 | 1998-12-01 | 김광호 | 트렌치 dmos장치 및 그의 제조방법 |
JP3471509B2 (ja) * | 1996-01-23 | 2003-12-02 | 株式会社デンソー | 炭化珪素半導体装置 |
US6084268A (en) | 1996-03-05 | 2000-07-04 | Semiconductor Components Industries, Llc | Power MOSFET device having low on-resistance and method |
US5821583A (en) * | 1996-03-06 | 1998-10-13 | Siliconix Incorporated | Trenched DMOS transistor with lightly doped tub |
US5780353A (en) | 1996-03-28 | 1998-07-14 | Advanced Micro Devices, Inc. | Method of doping trench sidewalls before trench etching |
US5770878A (en) | 1996-04-10 | 1998-06-23 | Harris Corporation | Trench MOS gate device |
JP2917922B2 (ja) | 1996-07-15 | 1999-07-12 | 日本電気株式会社 | 半導体装置及びその製造方法 |
JP2000515684A (ja) * | 1996-07-19 | 2000-11-21 | シリコニックス・インコーポレイテッド | トレンチ底部注入領域を有する高密度トレンチdmosトランジスタ |
TW315513B (en) | 1996-12-09 | 1997-09-11 | United Microelectronics Corp | The multi-level ROM structure and its manufacturing method |
JP3938964B2 (ja) | 1997-02-10 | 2007-06-27 | 三菱電機株式会社 | 高耐圧半導体装置およびその製造方法 |
JP3063686B2 (ja) | 1997-06-13 | 2000-07-12 | 日本電気株式会社 | 半導体装置の製造方法 |
JP3915180B2 (ja) | 1997-07-03 | 2007-05-16 | 富士電機デバイステクノロジー株式会社 | トレンチ型mos半導体装置およびその製造方法 |
JPH1168102A (ja) | 1997-08-21 | 1999-03-09 | Toshiba Corp | 半導体装置の製造方法 |
JP3052918B2 (ja) | 1997-11-27 | 2000-06-19 | 日本電気株式会社 | 半導体装置 |
KR100281110B1 (ko) | 1997-12-15 | 2001-03-02 | 김영환 | 반도체소자및그제조방법 |
DE19808182C1 (de) | 1998-02-26 | 1999-08-12 | Siemens Ag | Elektrisch programmierbare Speicherzellenanordnung und ein Verfahren zu deren Herstellung |
US6096616A (en) | 1998-05-18 | 2000-08-01 | Advanced Micro Devices, Inc. | Fabrication of a non-ldd graded p-channel mosfet |
US6074909A (en) | 1998-07-31 | 2000-06-13 | Siemens Aktiengesellschaft | Apparatus and method for forming controlled deep trench top isolation layers |
US6074915A (en) * | 1998-08-17 | 2000-06-13 | Taiwan Semiconductor Manufacturing Company | Method of making embedded flash memory with salicide and sac structure |
KR100275756B1 (ko) | 1998-08-27 | 2000-12-15 | 김덕중 | 트렌치 절연 게이트 바이폴라 트랜지스터 |
US6084264A (en) | 1998-11-25 | 2000-07-04 | Siliconix Incorporated | Trench MOSFET having improved breakdown and on-resistance characteristics |
US6211026B1 (en) * | 1998-12-01 | 2001-04-03 | Micron Technology, Inc. | Methods of forming integrated circuitry, methods of forming elevated source/drain regions of a field effect transistor, and methods of forming field effect transistors |
US6144054A (en) | 1998-12-04 | 2000-11-07 | International Business Machines Corporation | DRAM cell having an annular signal transfer region |
DE19908809B4 (de) | 1999-03-01 | 2007-02-01 | Infineon Technologies Ag | Verfahren zur Herstellung einer MOS-Transistorstruktur mit einstellbarer Schwellspannung |
US6351009B1 (en) | 1999-03-01 | 2002-02-26 | Fairchild Semiconductor Corporation | MOS-gated device having a buried gate and process for forming same |
JP2000269487A (ja) | 1999-03-15 | 2000-09-29 | Toshiba Corp | 半導体装置及びその製造方法 |
DE19913375B4 (de) | 1999-03-24 | 2009-03-26 | Infineon Technologies Ag | Verfahren zur Herstellung einer MOS-Transistorstruktur |
US6413822B2 (en) | 1999-04-22 | 2002-07-02 | Advanced Analogic Technologies, Inc. | Super-self-aligned fabrication process of trench-gate DMOS with overlying device layer |
US6291298B1 (en) | 1999-05-25 | 2001-09-18 | Advanced Analogic Technologies, Inc. | Process of manufacturing Trench gate semiconductor device having gate oxide layer with multiple thicknesses |
US6191447B1 (en) * | 1999-05-28 | 2001-02-20 | Micro-Ohm Corporation | Power semiconductor devices that utilize tapered trench-based insulating regions to improve electric field profiles in highly doped drift region mesas and methods of forming same |
US6455378B1 (en) | 1999-10-26 | 2002-09-24 | Hitachi, Ltd. | Method of manufacturing a trench gate power transistor with a thick bottom insulator |
US6580123B2 (en) | 2000-04-04 | 2003-06-17 | International Rectifier Corporation | Low voltage power MOSFET device and process for its manufacture |
CN1267782C (zh) | 2000-04-21 | 2006-08-02 | 精工爱普生株式会社 | 电光装置 |
US6620718B1 (en) * | 2000-04-25 | 2003-09-16 | Advanced Micro Devices, Inc. | Method of forming metal silicide regions on a gate electrode and on the source/drain regions of a semiconductor device |
JP2002100772A (ja) | 2000-07-17 | 2002-04-05 | Toshiba Corp | 電力用半導体装置及びその製造方法 |
US6426541B2 (en) * | 2000-07-20 | 2002-07-30 | Apd Semiconductor, Inc. | Schottky diode having increased forward current with improved reverse bias characteristics and method of fabrication |
US6444528B1 (en) | 2000-08-16 | 2002-09-03 | Fairchild Semiconductor Corporation | Selective oxide deposition in the bottom of a trench |
US6437386B1 (en) * | 2000-08-16 | 2002-08-20 | Fairchild Semiconductor Corporation | Method for creating thick oxide on the bottom surface of a trench structure in silicon |
US6707127B1 (en) * | 2000-08-31 | 2004-03-16 | General Semiconductor, Inc. | Trench schottky rectifier |
US6660600B2 (en) * | 2001-01-26 | 2003-12-09 | Micron Technology, Inc. | Methods of forming integrated circuitry, methods of forming elevated source/drain regions of a field effect transistor, and methods of forming field effect transistors |
ATE358891T1 (de) * | 2001-04-28 | 2007-04-15 | Koninkl Philips Electronics Nv | Halbleiteranordnungen mit graben-gateelektrode und verfahren zu deren herstellung |
US6580141B2 (en) * | 2001-06-01 | 2003-06-17 | General Semiconductor, Inc. | Trench schottky rectifier |
US20060038223A1 (en) | 2001-07-03 | 2006-02-23 | Siliconix Incorporated | Trench MOSFET having drain-drift region comprising stack of implanted regions |
US6709930B2 (en) * | 2002-06-21 | 2004-03-23 | Siliconix Incorporated | Thicker oxide formation at the trench bottom by selective oxide deposition |
US6849898B2 (en) * | 2001-08-10 | 2005-02-01 | Siliconix Incorporated | Trench MIS device with active trench corners and thick bottom oxide |
US7033876B2 (en) * | 2001-07-03 | 2006-04-25 | Siliconix Incorporated | Trench MIS device having implanted drain-drift region and thick bottom oxide and process for manufacturing the same |
US7009247B2 (en) * | 2001-07-03 | 2006-03-07 | Siliconix Incorporated | Trench MIS device with thick oxide layer in bottom of gate contact trench |
US7291884B2 (en) | 2001-07-03 | 2007-11-06 | Siliconix Incorporated | Trench MIS device having implanted drain-drift region and thick bottom oxide |
US6569738B2 (en) | 2001-07-03 | 2003-05-27 | Siliconix, Inc. | Process for manufacturing trench gated MOSFET having drain/drift region |
US6764906B2 (en) * | 2001-07-03 | 2004-07-20 | Siliconix Incorporated | Method for making trench mosfet having implanted drain-drift region |
KR100400079B1 (ko) | 2001-10-10 | 2003-09-29 | 한국전자통신연구원 | 트랜치 게이트 구조를 갖는 전력용 반도체 소자의 제조 방법 |
US6475908B1 (en) * | 2001-10-18 | 2002-11-05 | Chartered Semiconductor Manufacturing Ltd. | Dual metal gate process: metals and their silicides |
US6674124B2 (en) * | 2001-11-15 | 2004-01-06 | General Semiconductor, Inc. | Trench MOSFET having low gate charge |
US6657254B2 (en) * | 2001-11-21 | 2003-12-02 | General Semiconductor, Inc. | Trench MOSFET device with improved on-resistance |
US6855985B2 (en) | 2002-09-29 | 2005-02-15 | Advanced Analogic Technologies, Inc. | Modular bipolar-CMOS-DMOS analog integrated circuit & power transistor technology |
-
2003
- 2003-06-04 US US10/454,031 patent/US7291884B2/en not_active Expired - Lifetime
- 2003-12-15 AU AU2003300924A patent/AU2003300924A1/en not_active Abandoned
- 2003-12-15 DE DE10393853T patent/DE10393853B4/de not_active Expired - Lifetime
- 2003-12-15 WO PCT/US2003/039807 patent/WO2004061975A1/en active Application Filing
- 2003-12-15 JP JP2005508590A patent/JP4388017B2/ja not_active Expired - Lifetime
-
2004
- 2004-06-21 US US10/872,931 patent/US7435650B2/en not_active Expired - Lifetime
Also Published As
Publication number | Publication date |
---|---|
WO2004061975A1 (en) | 2004-07-22 |
AU2003300924A1 (en) | 2004-07-29 |
US20040038467A1 (en) | 2004-02-26 |
US7435650B2 (en) | 2008-10-14 |
JP2006511974A (ja) | 2006-04-06 |
US20040227182A1 (en) | 2004-11-18 |
US7291884B2 (en) | 2007-11-06 |
DE10393853B4 (de) | 2013-10-02 |
JP4388017B2 (ja) | 2009-12-24 |
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---|---|---|
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