EP1271637A2 - Verfahren zur Herstellung eines DMOS-Transistors - Google Patents

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EP1271637A2
EP1271637A2 EP02012664A EP02012664A EP1271637A2 EP 1271637 A2 EP1271637 A2 EP 1271637A2 EP 02012664 A EP02012664 A EP 02012664A EP 02012664 A EP02012664 A EP 02012664A EP 1271637 A2 EP1271637 A2 EP 1271637A2
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EP
European Patent Office
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trench
shaped structure
region
produced
drain
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Withdrawn
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EP02012664A
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Christoph Bromberger
Franz Dietz
Volker Dr. Dudek
Michael Dr. Graf
Jörn Herrfurth
Manfred Klaussner
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Atmel Germany GmbH
Original Assignee
Atmel Germany GmbH
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Publication date
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Publication of EP1271637A2 publication Critical patent/EP1271637A2/de
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Definitions

  • the present invention relates to a method for producing a DMOS transistor, according to the preamble of claim 1.
  • EP 0 837 509 A1 Another method is known from EP 0 837 509 A1. This is done in one DMOS transistor below a LOCOS oxide creates a self-aligned drift area. It is disadvantageous that the doping of the drift region is introduced before the oxidation and the proportion of the dopant that diffuses into the oxide during oxidation is only imprecise lets determine. Furthermore, the high temperature load during oxidation causes very broad dopant distribution, which in turn causes greater inaccuracy in the dopant concentration caused. Furthermore, there is a large silicon thickness below the oxide required to increase the reverse voltage using the so-called "RESURF" effect. Overall, the scatter in the electrical parameters is caused by the process scatter of the transistor enlarged.
  • a goal in development in the field of DMOS transistors is to save space To produce structures that have low field strengths when reverse voltage is present, a generation of load carriers that lead to a breakthrough within the Lead component to avoid.
  • Another goal of development for DMOS transistors is to achieve a low specific on-resistance Rsp in order to be integrated Circuits in which the DMOS transistors play a significant part in the Take up total chip area, the area consumption of such an integrated Reduce circuit.
  • the present invention is therefore based on the object Specify the method with which DMOS transistors in a small area for high reverse voltages have it made.
  • the essence of the invention is that a trench-shaped in a DMOS transistor Structure is generated in which by selecting the dopant profile in the range trench-shaped structure a high breakdown voltage with a small lateral expansion of the DMOS transistor can be achieved.
  • a res first conductivity type which has a surface layer in which a source region and a drain region of a second conductivity type and a well region of a first Conductivity type, which includes the source region, is formed, and on the surface of the semiconductor body, a gate region is formed which starts from the Source area extends over at least a portion of the well area, starting from a trench-shaped surface of the semiconductor body in part of the surface layer Structure created.
  • a doping is in the bottom area of the trench-shaped structure a second conductivity type with a first concentration and in the source side Sidewall of the trench-shaped structure with a doping of the second conductivity type a second concentration and in the drainage side wall of the trench-shaped structure generates a doping of the second conductivity type with a third concentration.
  • a major advantage of the new process is that the different Concentration of the dopant in the source side wall compared to the drain side Sidewall in connection with the dopant concentration in the bottom area of the trench-like structure, which together define the drift region of the transistor, a simple optimization within a parameter field, which is essentially from the specific Starting resistance Rsp, the breakdown voltage Vbreak and the size and shape the SOA (safe operation area) area is determined, carried out.
  • a simple optimization within a parameter field which is essentially from the specific Starting resistance Rsp, the breakdown voltage Vbreak and the size and shape the SOA (safe operation area) area is determined, carried out.
  • Driver structures can thus be used to produce transistors with a small total area.
  • the onset and the strength of the RESURF effect by means of an adjustable vertical derivation of the potential gradient of the applied reverse voltage in particular optimize advantageously.
  • the region of the tub the drain expand and the trench-shaped structure partially or completely within to generate the area of the tub the border area being the area of the tub the drain completely encloses.
  • the tub expands in the direction of the drain and the higher the doping of the well the lower the specific Starting resistance Rsp during the breakdown voltage via an increased RESURF Effect decreases only slightly, because the higher doping of the tub compared to the doping of the semiconductor body a higher doping of the bottom and the source side wall allows. If the tub completely surrounds the area of the drain, let in Save mask step in the manufacture of the DMOS transistor.
  • the drain doping is below the range creates an extension area that completely encloses the drain area, whereby the doping of the extension area is of the same conductivity type, but less Concentration as the drain area shows. Except for the suppression of a draining-sided Breakthrough, which occurs especially when the tub is heavily doped, is caused by the Reduction of the resistance in the area of the drain-side side wall of the specific on-resistance Rsp reduced. The specific on-resistance is reduced particularly strongly Rsp if the extension area and or the drain area are directly on the Connect the side wall of the trench-shaped structure on the drain side.
  • the trench-like structure can be produced using a dry etching process, such as a "shallow trench process" (STI), perform and with an insulating material, such as by means of a CVD oxide or nitride, fill and planarize using a CMP process.
  • a dry etching process such as a "shallow trench process" (STI)
  • STI shallow trench process
  • the trench-shaped structure is created using a V-trench etching generated and in a subsequent LOCOS oxidation, due to the lower Temperature load is preferably produced by high pressure oxidation, refilled.
  • the side walls and the floor are doped before the. LOCOS oxidation carried out, the introduced dose of the dopants by the proportion of the oxidation diffused into the oxide, is increased.
  • the DMOS transistor is in the surface layer of a wafer with an insulating intermediate layer. It is advantageous if the Thickness of the surface layer remaining underneath the trench-shaped structure half and a factor of 5 the depth of the trench-shaped structure. It is also advantageous if the drain area and or the extension area, the tub area and the source area connect directly to the insulating interlayer to avoid the parasitic Suppress capacities. Another advantage is that the required layer thickness the surface layer is in the range of a few ⁇ m, since the formation of a highly doped buried canal following the bottom of the trench-shaped structure, has a small vertical extent.
  • Table 1 shows a process sequence for the production of DMOS transistors in which process steps 4 to 8 are additionally inserted based on a BCDMOS process sequence known from the prior art.
  • a trench-shaped structure with a freely selectable doping in the respective side wall and an independently selectable doping in the bottom region is thus produced between the source and drain region of N or P DMOS transistors.
  • N and P-DMOS transistors, bipolar and complementary MOS transistors for an integrated circuit can be produced simultaneously.
  • Standard DMOS module 1.
  • STI process anisotropic silicon etching
  • IMPLANTATION VERTICAL AND TILT FOR FLOOR AND DRAIN-SIDED SIDEWALL
  • MASK STEP 9th Forming component boxes using a deep trench process (mask step) 10th Filling the trench openings or the trench-shaped structure with CVD-OXID 11th CMP planarization 12th Extension implantation (mask step) 13th Threshold voltage implantation 14th gate oxidation 15th Gate poly deposition and patterning (mask step) 16th LDD implantations (mask step) 17th Source / drain implantations (mask step) 18th BPSG deposition 19th Contact window etching (mask step) 20th Metall1 (mask step) 21st Via etching (mask step) 22nd Metall2 (mask step)
  • a silicon wafer with an insulating intermediate layer SOI wafer.
  • an opening is defined by means of a mask step 4 which in a subsequent step 5 the doping for the side walls of the to be generated Structure is implanted.
  • a silicon etching is used trench-shaped structure and then in a subsequent step 7 the Side walls covered with a protective layer.
  • a two-stage implantation for doping the floor and the side wall on the drain. Since process steps 4 to 8 are carried out with a single mask, the self-adjusted implants.
  • the filling of the trench-like structure will performed together with the filling of the trench structures.
  • the gate regions and the source / drain regions are then defined and by means of a Contact window process connected to the trace system.
  • FIG. 1 a schematic cross section of a N-DMOS transistor 100 is shown with a trench-shaped structure.
  • the production of the N-DMOS transistor 100 is inside by means of a process sequence (not shown) of a semiconductor body 5, which has an insulating intermediate layer (4) and a positive Has doping carried out.
  • a P-tub 20 is produced in a first process step in the semiconductor body 5 .
  • a Protective layer which consists for example of a nitride and or an oxide, by a Mask step an opening for introducing a dopant with negative polarity, such as arsenic or phosphorus.
  • an anisotropic silicon etching for example by means of an STI etching, produces a trench-shaped structure and the dopant in the bottom area is completely removed.
  • a scattering oxide is generated, the thickness of which is sufficient to pass through the dopant to effectively suppress a second implantation in the bottom region of the trench-shaped structure. Since the side walls are only slightly inclined, oxide thicknesses in the area are sufficient of a few 100 A.
  • the oxidation step simultaneously turns the first
  • the remaining dopant diffuses into the implantation step, with a first on the source side Area 40, with a first concentration and on the drain side a second area 60, with a second concentration.
  • a dopant with a negative one Polarity introduced in a subsequent process step, in a second Implantation step which is carried out in two stages.
  • part of the total dose becomes vertical, i.e. only introduced into a floor area 50 and in the second stage the remaining dose introduced at a tilt angle of, for example, 60 degrees, so that the concentration in the drain-side region of the floor 50 and in the drain-side wall 60 is increased.
  • region 60 has a high total Concentration, the area 50 a medium concentration and the area 40 a lower Concentration of a dopant from the second polarity.
  • a subsequent one Process step is the trench-shaped structure with an insulating material, for example filled with a CVD oxide 65 and through the surface of the trench-shaped structure planarized a CMP step.
  • a gate terminal G with a gate oxide 30 and a polysilicon layer 35 generated.
  • a source connection S with a highly doped region 10 and Drain connection D with a highly doped region 80, which have a negative polarity, as well as a body connection B with a highly doped region 15, which has a positive polarity has generated.
  • an extension area 70 is located below the drain connection D. generated with a negative polarity, the concentration of which is lower than that of the region 80 is.
  • the extension area 70 and the drain area 80 directly adjoin the drain-side side wall of the trench-shaped structure, so that the concentrations of areas 60, 70, 80 add up along the sidewall.
  • the area 10 enclosed by the area of the P-tub 20, the lateral extent the P-tub 20 can change along the direction of x1.
  • the P-tub also borders Area (20) to the insulating intermediate layer 4.
  • a particular advantage of the process sequence shown is that both N-DMOS as well as P-DMOS transistors can be produced together, with the production the trench-shaped structure by means of dry etching the temperature load in the manufacturing process is significantly reduced.
  • This can be used along the trench-shaped Generate structurally steep, spatially limited, differently doped areas with which the electrical parameters of the DMOS transistor can be easily optimized.
  • the low specific on resistances Rsp can be with the low specific on resistances Rsp and achieve high blocking voltages at the same time large current carrying capacities in a small area, because, among other things, the voltage drop in the drift region of the transistor is reduced.
  • Further can be by inserting epitaxial layers and / or buried layer layers Simply isolate the DMOS transistor from each other with few additional process steps.
  • the RESURF effect can be increased in a simple manner by means of the doping concentration of the semiconductor body 5 and / or the troughs.
  • FIG. 2a shows the cross-section of the doping layers of the part between gate region 35 and drain region 80 of the N-DMOS transistor 100 from FIG. 1 is shown.
  • the N-DMOS 100 comes with a process sequence such as that used in connection with the drawing documents 1, was produced, with an extension on the surface of the semiconductor structure a passivating layer of oxide 105 is applied. Furthermore, the layer 105 both an opening for the gate connection G and an opening for the drain connection D, which are filled with a metal. Furthermore, in areas 20, 35, 50, 70 and 80 the polarity of the dopant is represented by the direction of hatching.
  • the level of concentration of the dopant in the respective area is represented by the density of the hatching.
  • the area of the P-tub 20 includes the extension area 70 and points a higher doping compared to the semiconductor body 5.
  • the N-DMOS Transistor 100 also has a higher trench-shaped structure in the area of the bottom 50 Endowment on.
  • FIG. 2b shows the potential profile of the transistor shown in FIG. 2a with an applied one Reverse voltage shown shortly before the breakdown of the transistor.
  • the The array of individual potential lines shows the potential course between the channel area below of gate oxide 30 and the region of drain 70, 80 again, the location of the largest Field strength is represented by the location with the highest density of potential lines.
  • the higher doping in the area of the P-well 20 by means of the higher Doping the bottom area 50 of the trench-shaped structure has a high RESURF effect and thus causes an even potential distribution in the drift area.
  • the area of the source side wall in the trench-shaped structure through the formation preferably cleared a space charge zone, so that the RESURF effect already at low voltages and field strength peaks are avoided.
  • Another advantage is the easy transferability of the new process to wafers, which have an insulating intermediate layer, such as SOI wafers.
  • the vertical reduce spatially limited highly doped areas below the trench-shaped structure the thickness of the surface layer, since an also highly doped p-well with less vertical expansion is sufficient to produce a RESURF effect.
  • the underlying insulating interlayer which generally has a higher dielectric constant than silicon, by an intrinsic bundling of the potential lines the RESURF effect is increased and high due to the low field strength in the drift area Reverse voltages between drain and source reached.
  • the layer thickness, the surface layer lying on the insulating intermediate layer, low hold and other types of components, such as bipolar and MOS transistors with a few additional process steps cost-effectively together with the Integrate DMOS transistors on a wafer.
  • the small thickness of the surface layer suppress the parasitic capacitance by a Part of the doping areas, such as the p-well or the extension area, to be extended to the insulating intermediate layer.

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Abstract

Bei den bisher bekannten Verfahren zur Herstellung eines DMOS-Transistors (100) ist bei einer grabenförmigen Struktur die Dotierung der Seitenwände an die Dotierung des Bodenbereiches gekoppelt. Nach dem vorliegenden Verfahren läßt sich bei einer grabenförmigen Struktur die Dotierung der Seitenwände (40,60) unabhängig von der Dotierung des Bodenbereiches (50) einstellen. Ferner läßt sich auch die Dotierung zwischen den Seitenwänden unterschiedlich einstellen. Damit lassen sich bei den DMOS Transistoren bei niedrigen Einschaltwiderstanden hohe Durchbruchspannungen erzeugen und den Flächenverbrauch insbesondere von Treiberstrukturen verringern.

Description

Die vorliegende Erfindung betrifft ein Verfahren zur Herstellung eines DMOS Transistors, gemäß dem Oberbegriff des Patentanspruchs 1.
Ein derartiges Verfahren ist aus der Druckschrift US 5 539 238 bekannt. Hierbei wird ein DMOS Transistor mit einer tiefen Trenchstruktur erzeugt, wobei die dotierten Bereiche die sich an die Seitenwände und an den Boden-Bereich anschließen, die sogenannte Driftzone des Transistors darstellen. Durch die teilweise vertikale Ausbildung der Driftzone entlang der Seitenwände des Trenches, lässt sich die Länge des Transistors verringern. Nachteilig an dem Verfahren ist, daß bei einer anliegenden Sperrspannung an den Kanten der Trenchstruktur Inhomogenitäten in dem Potentialverlauf auftreten, die zu einer unerwünschten Erniedrigung der Sperrspannung des Transistors führen. Ferner wird die Gesamtlänge der Driftregion nicht erniedrigt, sondern nur in einen vertikalen und einen lateralen Anteil aufgeteilt, d.h. der spezifische Einschaltwiderstand Rsp = Rdson/ Fläche wird nicht erniedrigt, vielmehr lassen sich die Seitenwände nur unzureichend dotieren und der spezifische Einschaltwiderstand Rsp und damit der Flächenverbrauch des Transistors werden erhöht.
Ein weiteres Verfahren ist aus der Druckschrift EP 0 837 509 A1 bekannt. Hierbei wird in einem DMOS Transistor unterhalb einem LOCOS-Oxides ein selbstjustiertes Driftgebiet erzeugt. Nachteilig ist, daß die Dotierung des Driftgebietes vor der Oxidation eingebracht wird und sich der Anteil des Dotierstoffes, der bei der Oxidation in das Oxid eindiffundiert nur ungenau bestimmen läßt. Ferner bewirkt die hohe Temperaturbelastung bei der Oxidation eine sehr breite Dotierstoffverteilung, die ihrerseits eine größere Ungenauigkeit in der Dotierstoffkonzentration verursacht. Des Weiteren ist unterhalb des Oxides eine große Siliziumdicke erforderlich, um mittels des sogenannten "RESURF" Effekts die Sperrspannung zu erhöhen. Insgesamt werden durch die Prozessstreuungen die Streuungen in den elektrischen Parametern des Transistors vergrößert.
Ein Ziel in der Entwicklung auf dem Gebiet der DMOS Transistoren ist es, platzsparende Strukturen herzustellen, die bei einer anliegenden Sperrspannung niedrige Feldstärken aufweisen, um eine Generation von Ladungsträgern, die zu einem Durchbruch innerhalb des Bauelementes führen, zu vermeiden. Ein weiteres Ziel der Entwicklung bei den DMOS Transistoren ist es, einen niedrigen spezifischen Einschaltwiderstand Rsp zu erzielen, um bei integrierten Schaltungen bei denen die DMOS Transistoren einen wesentlichen Anteil an der Gesamtchipfläche beanspruchen, den Flächenverbrauch einer derartigen integrierten Schaltung zu reduzieren. Der vorliegenden Erfindung liegt daher die Aufgabe zu Grunde, ein Verfahren anzugeben, mit dem sich DMOS Transistoren auf kleiner Fläche für hohe Sperrspannungen herstellen lassen.
Die erstgenannte Aufgabe wird durch die Merkmale des Patentanspruches 1 gelöst. Günstige Ausgestaltungsformen sind Gegenstand von Unteransprüchen.
Hiernach besteht das Wesen der Erfindung darin, daß in einem DMOS Transistor eine grabenförmigen Struktur erzeugt wird, bei der durch Wahl des Dotierstoffprofils im Bereich der grabenförmigen Struktur eine hohe Durchbruchspannung bei einer geringen lateralen Ausdehnung des DMOS Transistors erreicht werden. Hierzu wird in einem Halbleiterkörper einres ersten Leitfähigkeitstyps, der eine Oberflächenschicht aufweist, in der ein Source Bereich und ein Drain Bereich eines zweiten Leitfähigkeitstyps und ein Wannen Bereich eines ersten Leitfähigkeitstyps, der den Source Bereich einschließt, ausgebildet ist, und auf der Oberfläche des Halbleiterkörpers ein Gate Bereich ausgebildet ist, der sich beginnend von dem Source Bereich über wenigstens einen Teil des Wannen Bereichs erstreckt, beginnend von der Oberfläche des Halbleiterkörpers in einem Teil der Oberflächenschicht eine grabenförmige Struktur erzeugt. Ferner wird im Bodenbereich der grabenförmigen Struktur eine Dotierung eines zweiten Leitfähigkeitstyps mit einer ersten Konzentration und in der sourceseitigen Seitenwand der grabenförmigen Struktur eine Dotierung des zweiten Leitfähigkeitstyps mit einer zweiten Konzentration und in der drainseitigen Seitenwand der grabenförmigen Struktur eine Dotierung des zweiten Leitfähigkeitstyps mit einer dritten Konzentration erzeugt.
Ein wesentlicher Vorteil des neuen Verfahrens ist es, daß sich durch die unterschiedliche Konzentration des Dotierstoffes in der sourceseitigen Seitenwand gegenüber der drainseitigen Seitenwand in Verbindung mit der Dotierstoffkonzentration in dem Bodenbereich der grabenförmigen Struktur, die zusammen den Driftbereich des Transistors definieren, eine einfache Optimierung innerhalb eines Parameterfeldes, das im Wesentlichen von dem spezifischen Einschaltwiderstand Rsp, der Durchbruchspannung Vbreak und der Größe und Form der SOA (safe-operation-area) Fläche bestimmt wird, durchführen läßt. Insbesondere für Treiberstrukturen lassen sich damit Transistoren mit einer geringen Gesamtfläche erzeugen. Ferner läßt sich mittels einer unterschiedlich hohen Dotierstoffkonzentration entlang der grabenförmigen Struktur, das Einsetzen und die Stärke des RESURF Effekts mittels einer einstellbaren vertikalen Ableitung des Potentialgradienten der anliegenden Sperrspannung besonders vorteilhaft optimieren. Da die Dotierung erst nach der Siliziumätzung mit einer niedrigen Implantationsenergie erfolgt und anschließend kein dickes LOCOS-Oxid mit einer hohen Temperaturbelastung erzeugt wird, lassen sich unterhalb des Bodens der grabenförmigen Struktur auf einer geringen vertikalen Strecke räumlich hochdotierte Bereiche erzeugen, die einen vergrabenen Strompfad mit einem geringem Widerstand ausbilden. Da die Dotierung des Bodens mittels des RESURF Effekts in Verbindung mit dem Dotierungsverlauf in der sourceseitigen Seitenwand einen wesentlichen Einfluß auf die Durchbruchspannung im sperrenden als auch im eingeschalteten Zustand hat, während der drainseitige Dotierstoffverlauf wesentlichen Einfluß auf den Einschaltwiderstand Rdson hat, ist eine Anpassung der Dotierprofile entlang der grabenförmigen Struktur an die elektrischen Anforderungen besonders vorteilhaft. Des Weiteren wird der Flächenverbrauch der Transistoren verringert, da sich durch die Selbstjustierung in Verbindung mit einer gleichzeitig reduzierten Temperaturbelastung gegenüber einer LOCOS-Oxidation die Prozeßstreuungen der in die grabenförmigen Struktur eingebrachten Dotierstoffprofile reduzieren.
In einer Weiterbildung des Verfahrens ist es vorteilhaft, den Bereich der Wanne in Richtung der Drain auszudehnen und die grabenförmige Struktur teilweise oder vollständig innerhalb des Bereichs der Wanne zu erzeugen, wobei im Grenzfall der Bereich der Wanne den Bereich der Drain vollständig einschließt. Je weiter die Wanne sich in Richtung der Drain ausdehnt und je höher die Dotierung der Wanne ist, desto stärker erniedrigt sich der spezifische Einschaltwiderstand Rsp während die Durchbruchspannung über einen verstärkten RESURF Effekt nur wenig zurückgeht, da die höhere Dotierung der Wanne im Vergleich zu der Dotierung des Halbleiterkörpers eine höhere Dotierung des Bodens und der sourceseitigen Seitenwand zuläßt. Umschließt die Wanne den Bereich der Drain vollständig, lässt sich ein Maskenschritt bei der Herstellung des DMOS Transistors einsparen.
In einer anderen Weiterbildung des Verfahrens wird unterhalb des Bereichs der Drain-Dotierung ein Extension Bereich erzeugt, der den Drain Bereich vollständig einschließt, wobei die Dotierung des Extension Bereichs vom gleichen Leitfähigkeitstyps ist, jedoch eine geringere Konzentration wie der Drain Bereich aufweist. Außer der Unterdrückung eines drainseitigen Durchbruchs, der vor allem bei hohen Dotierungen der Wanne erfolgt, wird durch die Verringerung des Widerstands im Bereich der drainseitigen Seitenwand der spezifische Einschaltwiderstand Rsp reduziert. Besonders stark reduziert wird der spezifische Einschaltwiderstand Rsp, wenn der Extension Bereich und oder der Drain Bereich unmittelbar an der drainseitigen Seitenwand der grabenförmigen Struktur anschließen.
Untersuchungen der Anmelderin haben gezeigt, daß sich im Bereich des Durchbruchs des Transistors durch einen Abstand zwischen der drainseitigen Seitenwand der grabenförmigen Struktur und dem Extension Bereich und / oder dem Drain Bereich, der vorzugsweise zwischen 0.5 µm und 4.0 µm liegt, eine Symmetrisierung erzielen läßt. Hierbei wird mittels des zusätzlichen drainseitigen Widerstand durch den auftretenden Spannungsabfall eine lokale Überhöhung der Stromdichte unterdrückt. Insbesondere in Verbindung mit einem Querregler lassen sich mit derartigen Transistoren vorteilhafte ESD-Schutzstrukturen herstellen.
In einer Weiterbildung des Verfahrens wird in den Seitenwänden und im Bodenbereich der grabenförmigen Struktur eine höhere Dotierstoffkonzentration als im Halbleiterkörper und oder im Wannen Bereich erzeugt, um einerseits mittels eines erhöhten RESURF Effekts die maximale mögliche Sperrspannung zu erhöhen, als auch anderseits den spezifischen Einschaltwiderstand Rsp zu reduzieren.
In einer anderen Weiterbildung des Verfahrens wird in der sourceseitigen Seitenwand und in der drainseitigen Seitenwand der grabenförmigen Struktur die gleiche Dotierstoffkonzentration erzeugt. Dies vereinfacht die Einbringung des Dotierstoffs und erhöht den Spezifischen Einschaltwiderstand Rsp nur gering, da sich die einzelnen Konzentrationen der Dotierstoffe summieren, sofern der Extension Bereich und der Drain Bereich unmittelbar an der Seitenwand der grabenförmigen Struktur beginnt und die Eindringtiefe der drainseitigen Dotierung im Bereich der Tiefe der grabenförmigen Struktur liegt. Ferner ist es insbesondere bei tiefen grabenförmigen Strukturen vorteilhaft in der drainseitigen Seitenwand eine höhere Konzentration des Dotierstoffs als in der sourceseitigen Seitenwand zu erzeugen, um einen geringen Einschaltwiderstand Rsp zu erzielen.
Untersuchungen der Anmelderin für unterschiedliche Dotierstoffkonzentration für Wand und Boden haben gezeigt, daß es vorteilhaft ist, wenn das Aspekt Verhältnis der grabenförmigen Struktur oberhalb 0.5 liegt und eine grabenförmige Struktur mit einer Breite in einem Bereich zwischen 0.5 um und 4.0 µm aufweist. Um Feldstärkeüberhöhungen an Kanten der grabenförmigen Struktur zu unterdrücken, ist es vorteilhaft, geneigte Seitenwände zu erzeugen, d.h. im Bodenbereich weist hiernach die grabenförmige Struktur eine geringere Breite als an der Oberfläche auf. Die Erzeugung der grabenförmigen Struktur lässt sich dabei mit einem Trokkenätzprozeß, wie beispielsweise einem "shallow trench prozeß" (STI), durchführen und mit einem isolierenden Material, wie beispielsweise mittels eines CVD-Oxides oder Nitrides, auffüllen und durch Einsatz eines CMP-Verfahrens planarisieren.
In einer anderen Weiterbildung des Verfahrens wird die grabenförmige Struktur mittels einer V-Grabenätzung erzeugt und in einer nachfolgenden LOCOS-Oxidation, das wegen der geringeren Temperaturbelastung vorzugsweise durch eine Hochdruckoxidation hergestellt wird, aufgefüllt. Die Dotierung der Seitenwände und des Bodens wird vor der. LOCOS-Oxidation durchgeführt, wobei die eingebrachte Dosis der Dotierstoffe um den Anteil, der bei der Oxidation in das Oxid eindiffundiert, erhöht wird.
In einer Weiterbildung des Verfahrens wird der DMOS Transistor in der Oberflächenschicht eines Wafer mit einer isolierenden Zwischenschicht erzeugt. Es ist dabei vorteilhaft, wenn die Dicke der unterhalb der grabenförmigen Struktur verbleibenden Oberflächenschicht zwischen der Hälfte und einem Faktor 5 der Tiefe der grabenförmigen Struktur liegt. Ferner ist es vorteilhaft, wenn der Drain Bereich und oder der Extension Bereich, der Wannen Bereich und der Source Bereich unmittelbar an die isolierende Zwischenschicht anschließen, um die parasitären Kapazitäten zu unterdrücken. Ein weiterer Vorteil ist, daß die erforderliche Schichtdicke der Oberflächenschicht im Bereich von wenigen µm liegt, da die Ausbildung eines hochdotierten vergrabenen Kanals im Anschluß an den Boden der grabenförmigen Struktur, eine geringe vertikale Ausdehnung aufweist.
Untersuchungen der Anmelderin haben gezeigt, daß die nach dem erfindungsgemäßen Verfahren hergestellten DMOS-Transistoren, insbesondere bei Verwendung eines Silizium-Wafers mit einer isolierenden Zwischenschicht, sich besonders zur Herstellung von hochsperrenden integrierten Schaltungen die einen Ausgangstreiber zum Ansteuern von induktiven Lasten aufweisen, eignen.
Das erfindungsgemäße Verfahren soll nachfolgend anhand von Ausführungsbeispielen im Zusammenhang mit mehreren schematisierten Zeichnungen erläutert werden. Es zeigen die
Fig. 1
einen Querschnitt eines DMOS Transistors mit einer grabenförmigen Struktur im Driftgebiet, und
Fig. 2a
ein Querschnitt der Dotierungsschichten des DMOS Transistors zwischen Gate- und Drainbereich, und
Fig. 2b
ein Potentialverlauf des DMOS Transistors aus der Figur 2a bei einer anliegenden Sperrspannung.
In Tabelle 1 ist eine Prozessfolge zur Herstellung von DMOS-Transistoren dargestellt, in der basierend auf einen nach dem bisherigen Stand der Technik bekannten BCDMOS-Prozeßablauf, zusätzlich die Prozeßschritte 4 bis 8 eingefügt werden. Damit wird zwischen dem Source- und Drain-Bereich von N- bzw. P-DMOS-Transistoren eine grabenförmige Struktur mit einer frei wählbaren Dotierung in der jeweiligen Seitenwand und einer davon unabhängig wählbaren Dotierung in dem Bodenbereich erzeugt. Mit derartigen Prozessfolgen lassen sich gleichzeitig N- und P-DMOS-Transistoren, bipolare und komplementäre MOS-Transistoren für eine integrierte Schaltung herstellen.
Standart DMOS Modul:
1. Material Start: Silizium-Wafer mit einer isolierenden Zwischenschicht
2. Bildung der P-well (Maskenschritt)
3. Bildung der N-well (selbstjustiert zur P-well)
4. BILDUNG DER ÖFFNUNG FÜR EINE GRABENFÖRMIGE STRUKTUR (MASKENSCHRITT)
5. TILT-IMPLANTATION (FÜR SEITENWAND)
6. BILDUNG GRABENFÖRMIGER STRUKTUR MITTELS ANISOTROPE SILIZIUMÄTZUNG (STI-PROZESS) (MASKENSCHRITT)
7. BILDUNG EINER SCHUTZSCHICHT DURCH OXIDATION /DIFFUSION DER EINGEBRACHTEN DOTIERUNG
8. IMPLANTATION SENKRECHT UND TILT (FÜR BODEN UND DRAINSEITIGER SEITENWAND) (MASKENSCHRITT)
9. Bildung von Bauelementboxen mittels eines Deep-Trench Prozeß (Maskenschritt)
10. Füllen der Trenchöffnungen bzw. der grabenförmigen Struktur mit CVD-OXID
11. CMP-Planarisierung
12. Extension-Implantation (Maskenschritt)
13. Schwellspannungs-lmplantation
14. Gateoxidation
15. Gate-Polyabscheidung und Strukturierung (Maskenschritt)
16. LDD Implantationen (Maskenschritt)
17. Source/Drain Implantationen (Maskenschritt)
18. BPSG-Abscheidung
19. Ätzung der Kontaktfenster (Maskenschritt)
20. Metall1 (Maskenschritt)
21. Via-Ätzung (Maskenschritt)
22. Metall2 (Maskenschritt)
Ausgangspunkt für die Herstellung eines DMOS Transistors nach der dargestellten Prozessfolge ist ein Silizium-Wafer mit einer isolierenden Zwischenschicht (SOI-Wafer). Nach der Definition der Wannen wird mittels eines Maskenschrittes 4 eine Öffnung definiert durch die in einem nachfolgenden Schritt 5 die Dotierung für die Seitenwände der zu erzeugenden Struktur implantiert wird. In dem nachfolgenden Schritt 6 wird mittels einer Siliziumätzung eine grabenförmige Struktur erzeugt und anschließend in einem nachfolgenden Schritt 7 die Seitenwände mit einer Schutzschicht belegt. In einem nachfolgenden Schritt 8 wird eine zweistufige Implantation zur Dotierung des Boden und der drainseitigen Seitenwand durchgeführt. Da die Prozeßschritte 4 bis 8 mit einer einzigen Maske durchgeführt werden, sind die eingebrachten Implantationen selbstjustiert. Das Füllen der grabenförmigen Struktur wird gemeinsam mit dem Füllen der Trenchstrukturen durchgeführt. In weiteren Prozeßschritten werden dann die Gate- Bereiche und die Source-/ Drain-Bereiche definiert und mittels eines Kontaktfensterprozesses an das Leiterbahnensystem angeschlossen. Durch die Verwendung eines SOI-Wafer mit einer Trenchisolierung liegen die hergestellten Transistoren in einzelnen voneinander isolierten Bauelementboxen.
Im Folgenden wird die Abbildung Figur 1 erläutert, in der ein schematisierter Querschnitt eines N-DMOS Transistors 100 mit einer grabenförmigen Struktur dargestellt ist. Die Herstellung des N-DMOS-Transistors 100 wird mittels einer Prozessfolge (nicht abgebildet) innerhalb eines Halbleiterkörpers 5, der eine isolierende Zwischenschicht (4) und eine positive Dotierung aufweist, durchgeführt. Hierzu wird in einem ersten Prozeßschritt in dem Halbleiterkörper 5 eine P-Wanne 20 hergestellt. In einem nachfolgenden Prozessschritt wird in einer Schutzschicht, die beispielsweise aus einem Nitrid und oder einem Oxid besteht, durch einen Maskenschritt eine Öffnung für eine Einbringung eines Dotierstoffes mit negativer Polarität, wie beispielsweise Arsen oder Phosphor, erzeugt. Um die drainseitige Konzentration des Dotierstoffes zu erhöhen, wird die Implantation unter einem Tiltwinkel von beispielsweise 60 Grad implantiert. In einem nachfolgenden Prozessschritt wird mittels einer anisotropen Siliziumätzung, beispielsweise mittels einer STI-Ätzung, eine grabenförmige Struktur erzeugt und der Dotierstoff im Bodenbereich vollständig entfernt. In einem nachfolgenden Prozessschritt wird ein Streuoxid erzeugt, dessen Dicke ausreichend ist, um den Dotierstoffeintrag durch eine zweite Implantation in dem Bodenbereich der grabenförmigen Struktur wirksam zu unterdrücken. Da die Seitenwände nur leicht geneigt sind, genügen hierzu Oxiddicken im Bereich von wenigen 100 A. Durch den Oxidationsschritt wird gleichzeitig der aus dem ersten Implantationsschritt verbleibende Dotierstoff eindiffundiert, wobei sich sourceseitig ein erster Bereich 40, mit einer ersten Konzentration und drainseitig ein zweiter Bereich 60, mit einer zweiten Konzentration, ausbildet. In einem nachfolgenden Prozeßschritt wird in einem zweiten Implantationsschritt der zweistufig durchgeführt wird, ein Dotierstoff mit einer negativen Polarität eingebracht. Hierbei wird in der ersten Stufe ein Teil der Gesamtdosis senkrecht, d.h. nur in einen Bodenbereich 50 eingebracht und in der zweiten Stufe die verbleibende Dosis unter einem Tilt-Winkel von beispielsweise 60 Grad eingebracht, so daß die Konzentration in dem drainseitigen Bereich des Bodens 50 und in der drainseitigen Seitenwand 60 weiter erhöht wird. Nach beiden Implantationsschritten weist in Summe der Bereich 60 eine hohe Konzentration, der Bereich 50 eine mittlere Konzentration und der Bereich 40 eine niedrigere Konzentration eines Dotierstoffes von der zweiten Polarität auf. In einem nachfolgenden Prozessschritt wird die grabenförmige Struktur mit einem isolierenden Material, beispielsweise mit einem CVD-Oxid 65, aufgefüllt und die Oberfläche der grabenförmigen Struktur durch einen CMP-Schritt planarisiert. In mehreren nachfolgenden Prozessschritten, die in bekannten MOS-Prozeßarchitekturen immanent sind, wird ein Gateanschluß G mit einem Gateoxid 30 und einer Polisiliziumschicht 35 erzeugt. Ferner wird in nachfolgenden ebenfalls bekannten Prozessschritten ein Sourceanschluß S mit einem hochdotierten Bereich 10 und ein Drainanschluß D mit einem hochdotierten Bereich 80, die eine negative Polarität aufweisen, sowie ein Bodyanschluß B mit einem hochdotierten Bereich 15, der eine positive Polarität aufweist, erzeugt. Ferner wird unterhalb des Drainsanschlusses D ein Extension Bereich 70 mit einer negativen Polarität erzeugt, dessen Konzentration geringer als die des Bereichs 80 ist. Ferner schließt sich der Extension Bereich 70 und der Drain Bereich 80 unmittelbar an die drainseitige Seitenwand der grabenförmigen Struktur an, so daß sich die Konzentrationen der Bereiche 60, 70, 80 entlang der Seitenwand summieren. Des Weiteren wird der Bereich 10 von dem Bereich der P-Wanne 20 eingeschlossen, wobei sich die laterale Ausdehnung der P-Wanne 20 entlang der Richtung von x1 verändern läßt. Ferner grenzt der P-Wannen Bereich (20) an die isolierende Zwischenschicht 4 an.
Besonders vorteilhaft an der dargestellten Prozeßfolge ist, daß sich damit sowohl N-DMOS als auch P-DMOS Transistoren gemeinsam herstellen lassen, wobei durch die Herstellung der grabenförmigen Struktur mittels einer Trockenätzung die Temperaturbelastung im Herstellungsprozeß erheblich reduziert wird. Hiermit lassen sich entlang der grabenförmigen Struktur steile, räumlich begrenzte, unterschiedlich hochdotierte Bereiche erzeugen, mit denen sich die elektrischen Parameter des DMOS Transistors leicht optimieren lassen. Insbesondere lassen sich mit den niedrigen spezifischen Einschaltwiderständen Rsp und den gleichzeitig hohen Sperrspannungen große Stromtragfähigkeiten auf kleiner Fläche erzielen, da sich unter anderem der Spannungsabfall im Driftgebiet des Transistors verringert. Ferner lassen sich durch Einfügen von Epitaxieschichten und / oder buried layer Schichten die DMOS Transistor mit wenig zusätzlichen Prozessschritten einfach gegeneinander isolieren. Des weiteren läßt sich mittels der Dotierungskonzentration des Halbleiterkörpers 5 und /oder der Wannen der RESURF Effekt auf einfache Art erhöhen.
In Figur 2a ist im Querschnitt die Dotierungsschichten des Teils zwischen Gate Bereich 35 und Drain Bereich 80 des N-DMOS Transistors 100 aus der Figur 1 dargestellt. Der N-DMOS 100 wird mit einer Prozeßfolge, wie sie in Zusammenhang mit den Zeichnungsunterlagen zu der Figur 1 erläutert wurde, hergestellt, wobei in Erweiterung auf der Oberfläche der Halbleiterstruktur eine passivierende Schicht aus Oxid 105 aufgebracht ist. Ferner weist die Schicht 105 sowohl eine Öffnung für den Gatenschluß G als auch eine Öffnung für den Drainanschluß D auf, die mit einem Metall aufgefüllt sind. Des Weiteren ist in den Bereichen 20, 35, 50, 70 und 80 die Polarität des Dotierstoffs durch die Richtung einer Schraffur dargestellt. Hierbei sind diejenigen Bereiche, die eine negative Polarität aufweisen; mit Strichen von links oben nach rechts unten schraffiert und diejenigen Bereich die eine positive Polarität aufweisen, mit Strichen von rechts oben nach links unten schraffiert. Ferner wird die Höhe der Konzentration des Dotierstoff in dem jeweiligen Bereich durch die Dichte der Schraffur wiedergegeben. Ferner schließt der Bereich der P-Wanne 20 den Extension Bereich 70 ein und weist eine im Vergleich zu dem Halbleiterkörper 5 höhere Dotierung auf. Des Weiteren weist im N-DMOS Transistor 100 auch die grabenförmige Struktur im Bereich des Bodens 50 eine höhere Dotierung auf.
In Figur 2b wird der Potentialverlauf des in Figur 2a abgebildeten Transistors bei einer anliegenden Sperrspannung kurz vor dem Durchbruch des Transistors dargestellt. Hierbei gibt die Schar der einzelnen Potentiallinien den Potential Verlauf zwischen dem Kanalbereich unterhalb des Gateoxides 30 und dem Bereich der Drain 70, 80 wieder, wobei der Ort der größten Feldstärke durch den Ort mit der höchsten Dichte an Potentiallinien wiedergegeben wird. Hierbei zeigt sich, daß die höhere Dotierung im Bereich der P-Wanne 20 mittels der höheren Dotierung des Bodenbereichs 50 der grabenförmigen Struktur einen hohen RESURF Effekt und damit eine gleichmäßige Potentialverteilung im Driftgebiet bewirkt. Insbesondere wird der Bereich der sourceseitigen Seitenwand in der grabenförmigen Struktur durch die Ausbildung einer Raumladungszone bevorzugt ausgeräumt, sodaß der RESURF Effekt bereits bei kleinen Spannungen einsetzt und Feldstärkespitzen vermieden werden. Durch die gleichmäßige Verteilung der Potentailinien im Driftgebiet werden hohe Sperrspannungen erreicht, wobei sich der Ort des Durchbruchs in das Gebiet des PN-Übergangs der P-Wanne 20 / Extension Bereich 70 verlagert. Ferner wird durch die hohe Konzentration im Bodenbereich 50 und auf der drainseitigen Seitenwand die Stromtragfähigkeit Idsat des DMOS-Transistors, die sich im Wesentlichen aus der Leitfähigkeit des Driftgebietes bestimmt, erhöht und damit der Flächenverbrauch reduziert.
Ein weiterer Vorteil besteht in der einfachen Übertragbarkeit des neuen Verfahrens auf Wafer, die eine isolierende Zwischenschicht aufweisen, wie beispielsweise SOI-Wafer. Die vertikal räumlich begrenzten hochdotierten Gebiete unterhalb der grabenförmigen Struktur reduzieren die Dicke der Oberflächenschicht, da eine ebenfalls hochdotierte p-Wanne mit geringer vertikaler Ausdehnung ausreicht, um einen RESURF Effekt zu erzeugen. Ferner wird durch die unterliegende isolierende Zwischenschicht, die im Allgemeinen eine höhere Dielektrizitätskonstante als Silizium aufweist, durch eine immanente Bündelung der Potentiallinien der RESURF Effekt verstärkt und mittels der geringen Feldstärke im Driftgebiet hohe Sperrspannungen zwischen Drain und Source erreicht. Insbesondere läßt sich die Schichtdicke, der auf der isolierenden Zwischenschicht aufliegenden Oberflächenschicht, gering halten und weitere Arten von Bauelementen, wie beispielsweise bipolare und MOS-Transistoren mit wenigen zusätzlichen Prozessschritten kostengünstig gemeinsam mit den DMOS Transistoren auf einem Wafer integrieren. Ferner lassen sich insbesondere durch die geringe Dicke der Oberflächenschicht die parasitären Kapazitäten unterdrücken, indem ein Teil der Dotierungsbereiche, wie beispielsweise die p-Wanne oder der Extension Bereich, bis an die isolierende Zwischenschicht ausgedehnt werden.

Claims (19)

  1. Verfahren zur Herstellung eines DMOS-Transistors (100) mit einem Halbleiterkörper (5),
    der eine Oberflächenschicht mit einem Source Bereich (10) und einem Drain Bereich (80) eines zweiten Leitfähigkeitstyps und einen ersten den Source Bereich (10) umschließenden Wannen Bereich (20) eines ersten Leitfähigkeitstyps aufweist, und
    auf der Oberfläche der Oberflächenschicht des Halbleiterkörpers (5) ein Gate Bereich (35) ausgebildet ist, der sich beginnend von dem Source Bereich (10) über wenigstens einen Teil des Wannen Bereichs (20) erstreckt,
       dadurch gekennzeichnet, daß
    ausgehend von der Oberfläche des Halbleiterkörpers (5) in der Oberflächenschicht eine grabenförmige Struktur erzeugt wird, und
    im Bodenbereich (50) der grabenförmigen Struktur eine Dotierung des zweiten Leitfähigkeitstyps mit einer ersten Konzentrationswert erzeugt wird, und
    in der sourceseitigen Seitenwand (40) der grabenförmigen Struktur eine Dotierung des zweiten Leitfähigkeitstyps mit einer zweiten Konzentrationswert erzeugt wird, und
    in der drainseitigen Seitenwand (60) der grabenförmigen Struktur eine Dotierung des zweiten Leitfähigkeitstyps mit einer dritten Konzentrationswert erzeugt wird.
  2. Verfahren nach Anspruch 1, dadurch gekennzeichnet, daß die grabenförmige Struktur teilweise oder vollständig innerhalb des Wannen Bereichs (20) erzeugt wird.
  3. Verfahren nach Anspruch 1, dadurch gekennzeichnet, daß der Wannen Bereich (20) den Drain Bereich (80) umschließt.
  4. Verfahren nach Anspruch 1 oder 3, dadurch gekennzeichnet, daß unterhalb des Drain Bereichs (80) ein Extension Bereich (70) eines zweiten Leitfähigkeitstyps erzeugt wird, der den Drain Bereich (80) umschließt.
  5. Verfahren nach einem der Ansprüche 1 bis 4, dadurch gekennzeichnet, daß der Drain Bereich (80) unmittelbar angrenzend an einer Seitenwand der grabenförmigen Struktur erzeugt wird.
  6. Verfahren nach Anspruch 4, dadurch gekennzeichnet, daß der Extension Bereich (70) unmittelbar angrenzend an einer Seitenwand der grabenförmigen Struktur erzeugt wird.
  7. Verfahren nach Anspruch 4, dadurch gekennzeichnet, daß ein Abstand zwischen der Seitenwand der grabenförmigen Struktur und dem Extension Bereich (70) erzeugt wird, der vorzugsweise zwischen 0.5 µm und 4.0 µm liegt.
  8. Verfahren nach einem der Ansprüche 1 bis 4, dadurch gekennzeichnet, daß ein Abstand zwischen der Seitenwand der grabenförmigen Struktur und dem Drain Bereich (80) erzeugt wird, der vorzugsweise zwischen 0.5 µm und 4.0 µm liegt.
  9. Verfahren nach einem der Ansprüche 1 bis 8, dadurch gekennzeichnet, daß in den Seitenwänden und im Bodenbereich (50) der grabenförmigen Struktur eine Dotierung auf einem höheren Konzentrationswert als im Halbleiterkörper (5) und oder im Wannen Bereich (20) erzeugt wird.
  10. Verfahren nach einem der Ansprüche 1 bis 9, dadurch gekennzeichnet, daß eine grabenförmige Struktur erzeugt wird, in der zweite Wert und der dritte Wert der Konzentration des Dotierstoffes gleich sind.
  11. Verfahren nach einem der Ansprüche 1 bis 9, dadurch gekennzeichnet, daß eine grabenförmige Struktur erzeugt wird, in der zweite Wert der Konzentration kleiner als der dritte Wert der Konzentration des Dotierstoffes ist.
  12. Verfahren nach einem der Ansprüche 1 bis 10, dadurch gekennzeichnet, daß eine grabenförmige Struktur erzeugt wird, deren Aspekt Verhältnis oberhalb 0.5 und deren Breite in einem Bereich zwischen 0.5 µm und 4.0 µm liegt.
  13. Verfahren nach einem der Ansprüche 1 bis 11, dadurch gekennzeichnet, daß eine grabenförmige Struktur erzeugt wird, die im Bodenbereich (50) eine geringere Breite als an der Oberfläche aufweist.
  14. Verfahren nach einem der Ansprüche 1 bis 12, dadurch gekennzeichnet, daß die grabenförmige Struktur mittels einer STI Ätzung erzeugt und mit einem isolierenden Material, vorzugsweise mittels eines Oxids, aufgefüllt wird.
  15. Verfahren nach einem der Ansprüche 1 bis 13, dadurch gekennzeichnet, daß die grabenförmige Struktur mittels einer LOCOS-Oxidation erzeugt wird.
  16. Verfahren nach einem der Ansprüche 1 bis 15, dadurch gekennzeichnet, daß der Halbleiterkörper unterhalb der Oberflächenschicht eine isolierende Zwischenschicht (4) aufweist und der DMOS Transistor in der Oberflächenschicht erzeugt wird.
  17. Verfahren nach Anspruch 16, dadurch gekennzeichnet, daß die Dicke der Oberflächenschicht unterhalb der grabenförmigen Struktur in einem Bereich zwischen der Hälfte und einem Faktor 5 der Tiefe der grabenförmigen Struktur liegt.
  18. Verfahren nach Anspruch 16 oder 17, dadurch gekennzeichnet, daß der Drain Bereich (80) und oder der Extension Bereich (70), sowie der Wannen Bereich (20) und der Source Bereich (10) unmittelbar angrenzend an die isolierende Zwischenschicht (4) erzeugt wird.
  19. Verwendung des Verfahrens nach einem der Ansprüche 1 bis 17 zur Herstellung einer integrierten Schaltung
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2008116880A1 (de) * 2007-03-26 2008-10-02 X-Fab Semiconductor Foundries Ag Maskensparende herstellung komplementärer lateraler hochvolttransistoren mit resurf-struktur

Families Citing this family (19)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE10345347A1 (de) * 2003-09-19 2005-04-14 Atmel Germany Gmbh Verfahren zur Herstellung eines DMOS-Transistors mit lateralem Driftregionen-Dotierstoffprofil
US20110046754A1 (en) * 2003-09-25 2011-02-24 Rockwell Software, Inc. Industrial hmi automatically customized based upon inference
US20060049464A1 (en) 2004-09-03 2006-03-09 Rao G R Mohan Semiconductor devices with graded dopant regions
JP4692313B2 (ja) * 2006-02-14 2011-06-01 トヨタ自動車株式会社 半導体装置
US7855414B2 (en) * 2006-07-28 2010-12-21 Broadcom Corporation Semiconductor device with increased breakdown voltage
US20080246080A1 (en) * 2006-07-28 2008-10-09 Broadcom Corporation Shallow trench isolation (STI) based laterally diffused metal oxide semiconductor (LDMOS)
KR100859486B1 (ko) * 2006-09-18 2008-09-24 동부일렉트로닉스 주식회사 고전압용 정전기 방전 보호 소자 및 그 제조 방법
KR100788367B1 (ko) * 2006-12-29 2008-01-02 동부일렉트로닉스 주식회사 이디모스 트랜지스터를 갖는 반도체 소자 및 그 형성 방법
KR100887030B1 (ko) * 2007-05-29 2009-03-04 주식회사 동부하이텍 반도체 소자의 고전압 드리프트 형성 방법
US8035140B2 (en) * 2007-07-26 2011-10-11 Infineon Technologies Ag Method and layout of semiconductor device with reduced parasitics
US20100117153A1 (en) * 2008-11-07 2010-05-13 Honeywell International Inc. High voltage soi cmos device and method of manufacture
US20110133286A1 (en) * 2009-12-03 2011-06-09 Franz Dietz Integrierter schaltungsteil
JP2011204935A (ja) * 2010-03-26 2011-10-13 Mitsubishi Electric Corp 半導体装置とその製造方法
US8283722B2 (en) 2010-06-14 2012-10-09 Broadcom Corporation Semiconductor device having an enhanced well region
US8754469B2 (en) 2010-10-26 2014-06-17 Texas Instruments Incorporated Hybrid active-field gap extended drain MOS transistor
US9123807B2 (en) 2010-12-28 2015-09-01 Broadcom Corporation Reduction of parasitic capacitance in a semiconductor device
KR101867953B1 (ko) 2011-12-22 2018-06-18 삼성전자주식회사 반도체 소자 및 반도체 소자의 형성 방법
JP2015008184A (ja) * 2013-06-25 2015-01-15 株式会社 日立パワーデバイス 半導体装置
US11121224B2 (en) * 2019-02-08 2021-09-14 Texas Instruments Incorporated Transistor with field plate over tapered trench isolation

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP0549042A2 (de) * 1991-12-20 1993-06-30 Koninklijke Philips Electronics N.V. Hochspannung-Dünnfilmtransistor mit einer Drift-Zone mit einem linearen Dopierungsprofil und mit einer Feldplatte
DE19535140A1 (de) * 1994-09-21 1996-03-28 Fuji Electric Co Ltd Lateraler MOSFET mit hoher Stehspannung und einem Graben sowie Verfahren zu dessen Herstellung
US5539238A (en) * 1992-09-02 1996-07-23 Texas Instruments Incorporated Area efficient high voltage Mosfets with vertical resurf drift regions
FR2770687A1 (fr) * 1997-11-04 1999-05-07 Motorola Semiconducteurs Dispositif a semiconducteur lateral et son procede de formation
US5932897A (en) * 1997-10-15 1999-08-03 Kabushiki Kaisha Toshiba High-breakdown-voltage semiconductor device

Family Cites Families (40)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE6931625U (de) 1969-08-08 1970-01-22 Matthias Scherer Gefach, insbesondere fuer apotheken
JPS55130173A (en) 1979-03-29 1980-10-08 Pioneer Electronic Corp Insulated gate field effect transistor
JPS5640280A (en) 1979-09-11 1981-04-16 Matsushita Electric Ind Co Ltd Mos transistor
JPS5650558A (en) 1979-10-01 1981-05-07 Seiko Epson Corp Complementary mos integrated circuit
JPS5662365A (en) 1979-10-26 1981-05-28 Nippon Telegr & Teleph Corp <Ntt> High voltage-proof mos field effect transistor
JPS5685857A (en) 1979-12-14 1981-07-13 Hitachi Ltd Manufacture of semiconductor device
JPS58204569A (ja) 1982-05-22 1983-11-29 Matsushita Electric Works Ltd 縦型トランジスタ装置
EP0176778B1 (de) 1984-09-28 1991-01-16 Siemens Aktiengesellschaft Verfahren zum Herstellen eines pn-Übergangs mit hoher Durchbruchsspannung
US4682405A (en) * 1985-07-22 1987-07-28 Siliconix Incorporated Methods for forming lateral and vertical DMOS transistors
US4653177A (en) 1985-07-25 1987-03-31 At&T Bell Laboratories Method of making and selectively doping isolation trenches utilized in CMOS devices
NL8502765A (nl) * 1985-10-10 1987-05-04 Philips Nv Werkwijze ter vervaardiging van een halfgeleiderinrichting.
US4808543A (en) * 1986-05-07 1989-02-28 Motorola, Inc. Well Extensions for trench devices
US4975384A (en) 1986-06-02 1990-12-04 Texas Instruments Incorporated Erasable electrically programmable read only memory cell using trench edge tunnelling
US4893160A (en) 1987-11-13 1990-01-09 Siliconix Incorporated Method for increasing the performance of trenched devices and the resulting structure
US5317432A (en) * 1991-09-04 1994-05-31 Sony Corporation Liquid crystal display device with a capacitor and a thin film transistor in a trench for each pixel
US5278438A (en) 1991-12-19 1994-01-11 North American Philips Corporation Electrically erasable and programmable read-only memory with source and drain regions along sidewalls of a trench structure
EP0562271B1 (de) 1992-03-26 1998-01-14 Texas Instruments Incorporated Hochspannungstruktur mit oxydisolierter Source und RESURF-Drift-Zone in Massivsilizium
US5466616A (en) 1994-04-06 1995-11-14 United Microelectronics Corp. Method of producing an LDMOS transistor having reduced dimensions, reduced leakage, and a reduced propensity to latch-up
US5387534A (en) 1994-05-05 1995-02-07 Micron Semiconductor, Inc. Method of forming an array of non-volatile sonos memory cells and array of non-violatile sonos memory cells
KR0152640B1 (ko) * 1995-09-30 1998-10-01 김광호 반도체장치 및 그의 제조방법
US5763915A (en) * 1996-02-27 1998-06-09 Magemos Corporation DMOS transistors having trenched gate oxide
US5780353A (en) 1996-03-28 1998-07-14 Advanced Micro Devices, Inc. Method of doping trench sidewalls before trench etching
KR100468342B1 (ko) * 1996-05-15 2005-06-02 텍사스 인스트루먼츠 인코포레이티드 자기-정렬resurf영역을가진ldmos장치및그제조방법
US5874346A (en) 1996-05-23 1999-02-23 Advanced Micro Devices, Inc. Subtrench conductor formation with large tilt angle implant
US5849621A (en) 1996-06-19 1998-12-15 Advanced Micro Devices, Inc. Method and structure for isolating semiconductor devices after transistor formation
DE69739206D1 (de) 1996-07-19 2009-02-26 Siliconix Inc Hochdichte-graben-dmos-transistor mit grabenbodemimplantierung
US5846866A (en) * 1997-02-07 1998-12-08 National Semiconductor Corporation Drain extension regions in low voltage lateral DMOS devices
US5869875A (en) 1997-06-10 1999-02-09 Spectrian Lateral diffused MOS transistor with trench source contact
US6242788B1 (en) * 1997-08-01 2001-06-05 Nippon Steel Corporation Semiconductor device and a method of manufacturing the same
US5981332A (en) 1997-09-30 1999-11-09 Siemens Aktiengesellschaft Reduced parasitic leakage in semiconductor devices
US5915195A (en) 1997-11-25 1999-06-22 Advanced Micro Devices, Inc. Ion implantation process to improve the gate oxide quality at the edge of a shallow trench isolation structure
US6040597A (en) * 1998-02-13 2000-03-21 Advanced Micro Devices, Inc. Isolation boundaries in flash memory cores
US6072216A (en) * 1998-05-01 2000-06-06 Siliconix Incorporated Vertical DMOS field effect transistor with conformal buried layer for reduced on-resistance
KR100280107B1 (ko) * 1998-05-07 2001-03-02 윤종용 트렌치 격리 형성 방법
JP4061711B2 (ja) 1998-06-18 2008-03-19 株式会社デンソー Ｍｏｓトランジスタ及びその製造方法
US5960276A (en) 1998-09-28 1999-09-28 Taiwan Semiconductor Manufacturing Company, Ltd. Using an extra boron implant to improve the NMOS reverse narrow width effect in shallow trench isolation process
US6190954B1 (en) 1999-01-11 2001-02-20 Taiwan Semiconductor Manufacturing Company Robust latchup-immune CMOS structure
JP3485081B2 (ja) * 1999-10-28 2004-01-13 株式会社デンソー 半導体基板の製造方法
US6150235A (en) 2000-01-24 2000-11-21 Worldwide Semiconductor Manufacturing Corp. Method of forming shallow trench isolation structures
US6228726B1 (en) 2000-03-06 2001-05-08 Taiwan Semiconductor Manufacturing Company Method to suppress CMOS device latchup and improve interwell isolation

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP0549042A2 (de) * 1991-12-20 1993-06-30 Koninklijke Philips Electronics N.V. Hochspannung-Dünnfilmtransistor mit einer Drift-Zone mit einem linearen Dopierungsprofil und mit einer Feldplatte
US5539238A (en) * 1992-09-02 1996-07-23 Texas Instruments Incorporated Area efficient high voltage Mosfets with vertical resurf drift regions
DE19535140A1 (de) * 1994-09-21 1996-03-28 Fuji Electric Co Ltd Lateraler MOSFET mit hoher Stehspannung und einem Graben sowie Verfahren zu dessen Herstellung
US5932897A (en) * 1997-10-15 1999-08-03 Kabushiki Kaisha Toshiba High-breakdown-voltage semiconductor device
FR2770687A1 (fr) * 1997-11-04 1999-05-07 Motorola Semiconducteurs Dispositif a semiconducteur lateral et son procede de formation

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2008116880A1 (de) * 2007-03-26 2008-10-02 X-Fab Semiconductor Foundries Ag Maskensparende herstellung komplementärer lateraler hochvolttransistoren mit resurf-struktur
US8207031B2 (en) 2007-03-26 2012-06-26 X-Fab Semiconductor Foundries Ag Mask-saving production of complementary lateral high-voltage transistors with a RESURF structure

Also Published As

Publication number Publication date
JP2003060205A (ja) 2003-02-28
US6878603B2 (en) 2005-04-12
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DE10131706A1 (de) 2003-01-30

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