JPH036866A - 絶縁ゲート型バイポーラトランジスタ - Google Patents
絶縁ゲート型バイポーラトランジスタInfo
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- JPH036866A JPH036866A JP14261189A JP14261189A JPH036866A JP H036866 A JPH036866 A JP H036866A JP 14261189 A JP14261189 A JP 14261189A JP 14261189 A JP14261189 A JP 14261189A JP H036866 A JPH036866 A JP H036866A
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- region
- drain
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- circuit
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- Pending
Links
- 230000000149 penetrating effect Effects 0.000 claims 1
- 239000000969 carrier Substances 0.000 abstract description 6
- 238000002347 injection Methods 0.000 abstract description 5
- 239000007924 injection Substances 0.000 abstract description 5
- 230000015556 catabolic process Effects 0.000 abstract description 4
- 238000000034 method Methods 0.000 abstract description 2
- 230000000694 effects Effects 0.000 description 6
- 230000003071 parasitic effect Effects 0.000 description 4
- 239000000758 substrate Substances 0.000 description 2
- 230000015572 biosynthetic process Effects 0.000 description 1
- 230000006378 damage Effects 0.000 description 1
- 239000012535 impurity Substances 0.000 description 1
- 239000004065 semiconductor Substances 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/08—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
- H01L29/083—Anode or cathode regions of thyristors or gated bipolar-mode devices
- H01L29/0834—Anode regions of thyristors or gated bipolar-mode devices, e.g. supplementary regions surrounding anode regions
-
- H—ELECTRICITY
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/70—Bipolar devices
- H01L29/72—Transistor-type devices, i.e. able to continuously respond to applied control signals
- H01L29/739—Transistor-type devices, i.e. able to continuously respond to applied control signals controlled by field-effect, e.g. bipolar static induction transistors [BSIT]
- H01L29/7393—Insulated gate bipolar mode transistors, i.e. IGBT; IGT; COMFET
- H01L29/7395—Vertical transistors, e.g. vertical IGBT
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、バイポーラトランジスタ構造を有する半導体
基板の一面にＭＯ３構造が形成され、バイポーラトラン
ジスタのベース電流がＭＯＳＦＥＴにより供給される絶
縁ゲート型バイポーラトランジスタ （以下ＩＧＢＴと
記す）に関する。
基板の一面にＭＯ３構造が形成され、バイポーラトラン
ジスタのベース電流がＭＯＳＦＥＴにより供給される絶
縁ゲート型バイポーラトランジスタ （以下ＩＧＢＴと
記す）に関する。
Ｉ ＧＢＴの基本構成は第２図の通りで、これは構造上
は縦型ＭＯ５ＦＥＴのドレイン領域ｌ域となるＮ゛層を
Ｐ゛層に置き換えたものということができる。すなわち
、第２図において、Ｐ゛基板１ （ドレイン領域）の上
に低不純物濃度のＮ−層２ （ベース領域）を形成し、
このＮ−層２の表面部に選択的に２層３ （チャネル領
域）を、さらにこの表面部に選択的にＮ゛層４（ソース
領域）を形成し、２層３のＮ−層２とＮ０層４で挟まれ
た表面領域をチャネル形成領域として、この上にゲート
絶縁膜５を介してゲート電極６を形成する。そして、２
層３とＮ４層４にまたがってソース電極７を形成し、ド
レイン領域１表面にドレイン’ｔ＆８を形成する。２層
３のソース電極の接触する部分にはＰ°接触層９が設け
られる。この素子は基本的にはＮチャネルＭＯ３ＦＥＴ
によってベース電流（電子）を供給されるＰＮＰ）ラン
ジスタであり、動作は次の通りであるΦ ソースｔｉ７を接地し、ゲー１ｔ８ｉ６およびドレイン
電極８に正の電圧を加えると、ゲート電極６の直下の２
層３の表面が反転してＮチャネルが形成され電子がドレ
イン領域に供給されるため、トレイン８１ｍ、ベースＳ
Ｎ域（Ｎ−１ｉｔ） 、ソース領域で構成されるＰＮＰ
トランジスタはオン状態となる。この時ベース領域は
バイポーラモードとなり強く伝導度変調を受けるから、
オン抵抗はＭＯＳＦＥＴに比べて著しく低下する。
は縦型ＭＯ５ＦＥＴのドレイン領域ｌ域となるＮ゛層を
Ｐ゛層に置き換えたものということができる。すなわち
、第２図において、Ｐ゛基板１ （ドレイン領域）の上
に低不純物濃度のＮ−層２ （ベース領域）を形成し、
このＮ−層２の表面部に選択的に２層３ （チャネル領
域）を、さらにこの表面部に選択的にＮ゛層４（ソース
領域）を形成し、２層３のＮ−層２とＮ０層４で挟まれ
た表面領域をチャネル形成領域として、この上にゲート
絶縁膜５を介してゲート電極６を形成する。そして、２
層３とＮ４層４にまたがってソース電極７を形成し、ド
レイン領域１表面にドレイン’ｔ＆８を形成する。２層
３のソース電極の接触する部分にはＰ°接触層９が設け
られる。この素子は基本的にはＮチャネルＭＯ３ＦＥＴ
によってベース電流（電子）を供給されるＰＮＰ）ラン
ジスタであり、動作は次の通りであるΦ ソースｔｉ７を接地し、ゲー１ｔ８ｉ６およびドレイン
電極８に正の電圧を加えると、ゲート電極６の直下の２
層３の表面が反転してＮチャネルが形成され電子がドレ
イン領域に供給されるため、トレイン８１ｍ、ベースＳ
Ｎ域（Ｎ−１ｉｔ） 、ソース領域で構成されるＰＮＰ
トランジスタはオン状態となる。この時ベース領域は
バイポーラモードとなり強く伝導度変調を受けるから、
オン抵抗はＭＯＳＦＥＴに比べて著しく低下する。
上述のように、ｌ ＧＥＴは電圧駆動ができるため制御
回路が簡単であり、また同様に電圧駆動できるＭＯＳＦ
ＥＴよりオン抵抗が小さいという利点をもつが、ベース
領域、チャネル領域およびソース領域からなる寄生ＮＰ
Ｎ ）ランジスタが存在し、本来のＰＮＰ ）ランジス
タと寄生サイリスタを形成するため、この寄生サイリス
タが点弧するラッチング現象が起こるという欠点がある
ことが知られている。そのほかに短絡負荷耐量が小さい
という欠点がある。Ｉ ＧＢＴの短絡破壊は、ドレイン
・ソース間に正の高電圧を印加した状態でゲートをオン
させたとき、瞬間的に大電流が流れ、ベース領域および
チャネル領域間の接合Ｊ２におけるなだれ増加、または
チャネル領域およびソース領域間の接合Ｊ、が順バイア
スされるラッチアップによりひき起こされる。このよう
な短絡破壊は、第２図のＩＧＢＴの各領域の導電形を逆
にしたＰチャネル［ＧＢＴにおいても同様に起こる。
回路が簡単であり、また同様に電圧駆動できるＭＯＳＦ
ＥＴよりオン抵抗が小さいという利点をもつが、ベース
領域、チャネル領域およびソース領域からなる寄生ＮＰ
Ｎ ）ランジスタが存在し、本来のＰＮＰ ）ランジス
タと寄生サイリスタを形成するため、この寄生サイリス
タが点弧するラッチング現象が起こるという欠点がある
ことが知られている。そのほかに短絡負荷耐量が小さい
という欠点がある。Ｉ ＧＢＴの短絡破壊は、ドレイン
・ソース間に正の高電圧を印加した状態でゲートをオン
させたとき、瞬間的に大電流が流れ、ベース領域および
チャネル領域間の接合Ｊ２におけるなだれ増加、または
チャネル領域およびソース領域間の接合Ｊ、が順バイア
スされるラッチアップによりひき起こされる。このよう
な短絡破壊は、第２図のＩＧＢＴの各領域の導電形を逆
にしたＰチャネル［ＧＢＴにおいても同様に起こる。
本発明の目的は、上述の短絡破壊の起こるのを防止して
短絡負荷耐量を向上させたＩ ＣＢＴを提供することに
ある。
短絡負荷耐量を向上させたＩ ＣＢＴを提供することに
ある。
（課題を解決するための手段〕
上記の目的を達成するために、本発明は、第一導電形の
ドレイン領域に隣接する第二導電形のベース領域の反ド
レイン領域側表面部に選択的に第一導電形のチャネル領
域がベース領域の表面露出部をはさんで形成され、チャ
ネル領域の表面部に選択的に第二導電形のソース領域が
形成され、ベース領域とソース領域にはさまれたチャネ
ル領域の表面上にゲート絶縁腰を介してゲー）ｉｉｔ極
が設けられ、ドレイン電極がドレイン領域に、ソース電
極がチャネル領域およびソース領域に接触するＩＧＢＴ
において、チャネル領域にはさまれたベース領域の部分
に対向するドレイン領域の部分を貫通してドレイン１を
掻とベース領域とに接触する短絡領域が形成されたもの
とする。
ドレイン領域に隣接する第二導電形のベース領域の反ド
レイン領域側表面部に選択的に第一導電形のチャネル領
域がベース領域の表面露出部をはさんで形成され、チャ
ネル領域の表面部に選択的に第二導電形のソース領域が
形成され、ベース領域とソース領域にはさまれたチャネ
ル領域の表面上にゲート絶縁腰を介してゲー）ｉｉｔ極
が設けられ、ドレイン電極がドレイン領域に、ソース電
極がチャネル領域およびソース領域に接触するＩＧＢＴ
において、チャネル領域にはさまれたベース領域の部分
に対向するドレイン領域の部分を貫通してドレイン１を
掻とベース領域とに接触する短絡領域が形成されたもの
とする。
ドレインｔｉ、 ソース電橋間に、例えば４００〜５
００■の高電圧が印加された状態で流れる電流は、ドレ
イン領域、ベース領域、チャネル領域の表面部に形成さ
れるチャネルおよびソース領域の径路あるいはドレイン
領域、ベース領域およびチャネル領域の径路を通る。一
方、ベース領域をはさむチャネル領域のベースＳＮ域の
間の電位差があって寄生接合ＦＥＴが生ずるため、接合
ＦＥＴ効果により上記電流はチャネル領域にはさまれた
ベース領域の直下の部分に絞られる。ドレイン領域のこ
の部分に短絡領域を設ければ、この短絡領域に入るキャ
リアについてはドレイン１ｉｐｉ側からの反対キャリア
の注入がないため、その分ドレイン領域からの注入キャ
リア量が減少し、短絡負荷耐量が向上する。
００■の高電圧が印加された状態で流れる電流は、ドレ
イン領域、ベース領域、チャネル領域の表面部に形成さ
れるチャネルおよびソース領域の径路あるいはドレイン
領域、ベース領域およびチャネル領域の径路を通る。一
方、ベース領域をはさむチャネル領域のベースＳＮ域の
間の電位差があって寄生接合ＦＥＴが生ずるため、接合
ＦＥＴ効果により上記電流はチャネル領域にはさまれた
ベース領域の直下の部分に絞られる。ドレイン領域のこ
の部分に短絡領域を設ければ、この短絡領域に入るキャ
リアについてはドレイン１ｉｐｉ側からの反対キャリア
の注入がないため、その分ドレイン領域からの注入キャ
リア量が減少し、短絡負荷耐量が向上する。
第１図は本発明の一実施例を示し、第２図と共通の部分
には同一の符号が付されている。第２図の断面構造と異
なる点はチャネル領域３の間にはさまれて表面に露出す
るベース領域２の直下にドレイン領域１を貫通するＮ°
短絡闘域１０が設けられていることである。第３図は、
この短絡領域のない第２図の構造のＩ ＧＢＴにおける
ｔ流線の分布状況を示し、電流線１１は接合ＦＥＴ効果
により隣り合うセル間の中心線近傍に集中している。従
って、ドレイン領域１のこの部分に反対導電形の短絡領
域ｌＯを設ければ、第４図に示すように集中する電流を
有効に吸い出し、ドレイン領域１からのキャリアの注入
を減らす、その結果、短絡負荷電流が従来構造に比して
減少するので、破壊が起こりにくくなり、短絡負荷耐量
が向上する０以上の効果は、各領域の導電形を反転させ
たＰチャネルｒ ＧＢＴにも同様に期待できる。
には同一の符号が付されている。第２図の断面構造と異
なる点はチャネル領域３の間にはさまれて表面に露出す
るベース領域２の直下にドレイン領域１を貫通するＮ°
短絡闘域１０が設けられていることである。第３図は、
この短絡領域のない第２図の構造のＩ ＧＢＴにおける
ｔ流線の分布状況を示し、電流線１１は接合ＦＥＴ効果
により隣り合うセル間の中心線近傍に集中している。従
って、ドレイン領域１のこの部分に反対導電形の短絡領
域ｌＯを設ければ、第４図に示すように集中する電流を
有効に吸い出し、ドレイン領域１からのキャリアの注入
を減らす、その結果、短絡負荷電流が従来構造に比して
減少するので、破壊が起こりにくくなり、短絡負荷耐量
が向上する０以上の効果は、各領域の導電形を反転させ
たＰチャネルｒ ＧＢＴにも同様に期待できる。
（発明の効果〕
本発明によれば、ソース、ドレイン間に高電圧が印加さ
れている場合接合ＦＥＴ効果によって隣り合うチャネル
領域の中心近傍に集中する電流をドレイン電極に吸い出
す短絡領域をドレイン領域中に設けることにより、ドレ
インからのキャリアの注入を減らすことができるので、
短絡負荷耐量の向上したＩ ＧＢＴを得ることができる
。
れている場合接合ＦＥＴ効果によって隣り合うチャネル
領域の中心近傍に集中する電流をドレイン電極に吸い出
す短絡領域をドレイン領域中に設けることにより、ドレ
インからのキャリアの注入を減らすことができるので、
短絡負荷耐量の向上したＩ ＧＢＴを得ることができる
。
第１図は本発明の一実施例のＩＧＢＴの要部断面図、第
２図は従来のＩ ＧＢＴの要部断面図、第３図は第２図
に示したＩＧＢＴにおける電流線分布を示す断面図、第
４図は第１図に示したｒＧＢＴにおける電流線分布を示
す断面図である。 １：Ｐｏ ドレイン領域、２：Ｎ−ベース領域、３：チ
ャネル領域（Ｐ層’） ４：Ｎ”ソース領域、５；
ゲート絶縁膜、６：ゲート電極、７；ソース電極、８ニ
ドレイン電極、１０：短絡領域。 代ノ！人弁理士 山 第１図 第３図 ′＄４図 ！！４２図
２図は従来のＩ ＧＢＴの要部断面図、第３図は第２図
に示したＩＧＢＴにおける電流線分布を示す断面図、第
４図は第１図に示したｒＧＢＴにおける電流線分布を示
す断面図である。 １：Ｐｏ ドレイン領域、２：Ｎ−ベース領域、３：チ
ャネル領域（Ｐ層’） ４：Ｎ”ソース領域、５；
ゲート絶縁膜、６：ゲート電極、７；ソース電極、８ニ
ドレイン電極、１０：短絡領域。 代ノ！人弁理士 山 第１図 第３図 ′＄４図 ！！４２図
Claims (1)
- １）第一導電形のドレイン領域に隣接する第二導電形の
ベース領域の反ドレイン領域側表面部に選択的に第一導
電形のチャネル領域がベース領域の表面露出部をはさん
で形成され、チャネル領域の表面部に選択的に第二導電
形のソース領域が形成され、ベース領域とソース領域に
はさまれたチャネル領域の表面上にゲート絶縁膜を介し
てゲート電極が設けられ、ドレイン電極がドレイン領域
に、ソース電極がチャネル領域およびソース領域に接触
するものにおいて、チャネル領域にはさまれたベース領
域の部分に対向するドレイン領域の部分を貫通してドレ
イン電極とベース領域とに接触する短絡領域が形成され
たことを特徴とする絶縁ゲート型バイポーラトランジス
タ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14261189A JPH036866A (ja) | 1989-06-05 | 1989-06-05 | 絶縁ゲート型バイポーラトランジスタ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14261189A JPH036866A (ja) | 1989-06-05 | 1989-06-05 | 絶縁ゲート型バイポーラトランジスタ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH036866A true JPH036866A (ja) | 1991-01-14 |
Family
ID=15319355
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP14261189A Pending JPH036866A (ja) | 1989-06-05 | 1989-06-05 | 絶縁ゲート型バイポーラトランジスタ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH036866A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5323059A (en) * | 1991-05-06 | 1994-06-21 | Motorola, Inc. | Vertical current flow semiconductor device utilizing wafer bonding |
| US6040599A (en) * | 1996-03-12 | 2000-03-21 | Mitsubishi Denki Kabushiki Kaisha | Insulated trench semiconductor device with particular layer structure |
| JP2007129195A (ja) * | 2005-10-05 | 2007-05-24 | Sanken Electric Co Ltd | 半導体装置 |
-
1989
- 1989-06-05 JP JP14261189A patent/JPH036866A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5323059A (en) * | 1991-05-06 | 1994-06-21 | Motorola, Inc. | Vertical current flow semiconductor device utilizing wafer bonding |
| US6221721B1 (en) | 1996-02-12 | 2001-04-24 | Mitsubishi Denki Kabushiki Kaisha | Method of manufacturing an insulated trench gate semiconductor device |
| US6040599A (en) * | 1996-03-12 | 2000-03-21 | Mitsubishi Denki Kabushiki Kaisha | Insulated trench semiconductor device with particular layer structure |
| JP2007129195A (ja) * | 2005-10-05 | 2007-05-24 | Sanken Electric Co Ltd | 半導体装置 |
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