JPH0722581A - 半導体装置の入力保護回路 - Google Patents
半導体装置の入力保護回路Info
- Publication number
- JPH0722581A JPH0722581A JP15253293A JP15253293A JPH0722581A JP H0722581 A JPH0722581 A JP H0722581A JP 15253293 A JP15253293 A JP 15253293A JP 15253293 A JP15253293 A JP 15253293A JP H0722581 A JPH0722581 A JP H0722581A
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- JP
- Japan
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- semiconductor device
- well
- input protection
- type
- resistor
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Abstract
(57)【要約】
【目的】 静電気による半導体装置の破壊を防止する入
力保護回路のレイアウト面積を小さくして、素子の集積
度を向上する。 【構成】 入力保護抵抗体として、半導体装置の基板１
０に形成されたウェル抵抗４０を用いる。
力保護回路のレイアウト面積を小さくして、素子の集積
度を向上する。 【構成】 入力保護抵抗体として、半導体装置の基板１
０に形成されたウェル抵抗４０を用いる。
Description
【０００１】
【産業上の利用分野】本発明は、半導体集積回路等の半
導体装置の静電気による破壊を防止するための入力保護
回路に係り、特に、保護回路のレイアウト面積を小さく
することが可能な半導体装置の入力保護回路に関するも
のである。
導体装置の静電気による破壊を防止するための入力保護
回路に係り、特に、保護回路のレイアウト面積を小さく
することが可能な半導体装置の入力保護回路に関するも
のである。
【０００２】
【従来の技術】外部入力端子と内部回路の間に、例えば
５００Ω〜１ＫΩの入力保護抵抗を含む入力保護回路を
設け、静電気により外部入力端子に数千ボルトのサージ
電圧が印加された場合、入力保護抵抗体により電圧及び
電流を制限して、サージ電圧が内部回路に及ばないよう
にすることが行われている。
５００Ω〜１ＫΩの入力保護抵抗を含む入力保護回路を
設け、静電気により外部入力端子に数千ボルトのサージ
電圧が印加された場合、入力保護抵抗体により電圧及び
電流を制限して、サージ電圧が内部回路に及ばないよう
にすることが行われている。
【０００３】このような入力保護回路においては、従
来、図１及び図２に示す如く、例えばp 型の基板１０上
の、なだれ降状防止のためのn 型ウェル１２内に形成さ
れた n + 拡散層１４を入力保護抵抗体として用いてい
た。
来、図１及び図２に示す如く、例えばp 型の基板１０上
の、なだれ降状防止のためのn 型ウェル１２内に形成さ
れた n + 拡散層１４を入力保護抵抗体として用いてい
た。
【０００４】図において、２０は、パッド等の外部端子
へつながる配線、２２は、バッファ等の内部回路につな
がる配線、２４、２６は、前記 n+ 拡散層１４の両端
を、それぞれ配線２０、２２に接続するためのコンタク
トホール、２８は、ラッチアップを防止するための、基
板中に発生する少数キャリアの吸い込み口となる、 p+
拡散層のガードリング、３０は、該ガードリング２８を
接地するための配線である。
へつながる配線、２２は、バッファ等の内部回路につな
がる配線、２４、２６は、前記 n+ 拡散層１４の両端
を、それぞれ配線２０、２２に接続するためのコンタク
トホール、２８は、ラッチアップを防止するための、基
板中に発生する少数キャリアの吸い込み口となる、 p+
拡散層のガードリング、３０は、該ガードリング２８を
接地するための配線である。
【０００５】このような n+ 拡散抵抗を用いた入力保護
回路においては、前記 n+ 拡散層１４の抵抗値を、例え
ば５００Ω〜１ＫΩとすることによって、入力電流及び
電圧を制限して、静電気等のサージ電圧から内部回路を
保護することができる。
回路においては、前記 n+ 拡散層１４の抵抗値を、例え
ば５００Ω〜１ＫΩとすることによって、入力電流及び
電圧を制限して、静電気等のサージ電圧から内部回路を
保護することができる。
【０００６】
【発明が解決しようとする課題】しかしながら、数千ボ
ルトに及ぶ静電気によるサージ電圧が加わった際の、熱
による n+ 拡散層１４の焼損を防止するため、 n+ 拡散
層１４の幅（即ち、抵抗体の幅）をあまり細くすること
ができない。又、入力保護抵抗に要求される、例えば５
００Ω〜１ＫΩ程度の抵抗値を得る必要があるため、 n
+ 拡散層１４の長さ（即ち、抵抗体の長さ）もあまり短
くできず、大きなレイアウト面積が必要となる。更に、
なだれ降伏を防止するためのn 型ウェル１２、及び、ラ
ッチアップを防止するための少数キャリアの吸い込み口
となるガードリング２８を、抵抗体として、ある幅を持
った n+ 拡散層１４の周囲に設ける必要があり、更にレ
イアウト面積が広がる。しかも、入力保護回路は、サー
ジ電圧が印加されるので、他の内部回路から離して配置
する必要があり、レイアウト面積が更に広がる等の問題
点を有していた。
ルトに及ぶ静電気によるサージ電圧が加わった際の、熱
による n+ 拡散層１４の焼損を防止するため、 n+ 拡散
層１４の幅（即ち、抵抗体の幅）をあまり細くすること
ができない。又、入力保護抵抗に要求される、例えば５
００Ω〜１ＫΩ程度の抵抗値を得る必要があるため、 n
+ 拡散層１４の長さ（即ち、抵抗体の長さ）もあまり短
くできず、大きなレイアウト面積が必要となる。更に、
なだれ降伏を防止するためのn 型ウェル１２、及び、ラ
ッチアップを防止するための少数キャリアの吸い込み口
となるガードリング２８を、抵抗体として、ある幅を持
った n+ 拡散層１４の周囲に設ける必要があり、更にレ
イアウト面積が広がる。しかも、入力保護回路は、サー
ジ電圧が印加されるので、他の内部回路から離して配置
する必要があり、レイアウト面積が更に広がる等の問題
点を有していた。
【０００７】なお、特開昭６１−１４４０５０には、入
力保護抵抗体よりも熱抵抗の低い物質で形成される放熱
板を、該抵抗体に接触するように配置することが記載さ
れているが、放熱効果の増大だけでレイアウト面積を縮
小するには限度があった。
力保護抵抗体よりも熱抵抗の低い物質で形成される放熱
板を、該抵抗体に接触するように配置することが記載さ
れているが、放熱効果の増大だけでレイアウト面積を縮
小するには限度があった。
【０００８】本発明は、前記従来の問題点を解消するべ
くなされたもので、静電気による半導体装置の破壊を防
止するための入力保護回路のレイアウト面積を小さくす
ることにより、素子の集積度の向上を図ることが可能な
半導体装置の入力保護回路を提供することを目的とす
る。
くなされたもので、静電気による半導体装置の破壊を防
止するための入力保護回路のレイアウト面積を小さくす
ることにより、素子の集積度の向上を図ることが可能な
半導体装置の入力保護回路を提供することを目的とす
る。
【０００９】
【課題を解決するための手段】本発明は、半導体装置の
静電気による破壊を防止するための入力保護回路におい
て、入力保護抵抗体として、半導体装置の基板に形成さ
れたウェル抵抗を用いることにより、前記目的を達成し
たものである。
静電気による破壊を防止するための入力保護回路におい
て、入力保護抵抗体として、半導体装置の基板に形成さ
れたウェル抵抗を用いることにより、前記目的を達成し
たものである。
【００１０】又、前記ウェル抵抗で構成された入力保護
抵抗体を、半導体装置基板と同じ導電型の不純物層で覆
って接地したものである。
抵抗体を、半導体装置基板と同じ導電型の不純物層で覆
って接地したものである。
【００１１】又、前記不純物層を、更に、配線層で覆っ
たものである。
たものである。
【００１２】又、前記配線層の幅を、前記不純物層の幅
より広くしたものである。
より広くしたものである。
【００１３】
【作用】本発明においては、入力保護抵抗体として、 n
+ 拡散層や p+ 拡散層より不純物濃度、即ち、キャリア
が少なく、 n+ 拡散抵抗や p+ 拡散抵抗に比べて単位抵
抗率が高いウェル抵抗を用いているので、レイアウト面
積を縮小でき、素子の集積度の向上を図ることができ
る。
+ 拡散層や p+ 拡散層より不純物濃度、即ち、キャリア
が少なく、 n+ 拡散抵抗や p+ 拡散抵抗に比べて単位抵
抗率が高いウェル抵抗を用いているので、レイアウト面
積を縮小でき、素子の集積度の向上を図ることができ
る。
【００１４】特に、前記ウェル抵抗で構成された入力保
護抵抗体を、半導体装置基板と同じ導電型の不純物層で
覆って接地した場合には、この不純物層が、基板コンタ
クト（ガードリング）の役割を担うので、従来のような
独立したガードリングが不要となり、一層小型化するこ
とができる。更に、不純物層がウェル抵抗の上に、重ね
て形成されるため、ウェル抵抗の有効断面積が小さくな
り、単位抵抗率が更に高くなると共に、発熱体であるウ
ェル抵抗が細くなるので、放熱も容易となる。
護抵抗体を、半導体装置基板と同じ導電型の不純物層で
覆って接地した場合には、この不純物層が、基板コンタ
クト（ガードリング）の役割を担うので、従来のような
独立したガードリングが不要となり、一層小型化するこ
とができる。更に、不純物層がウェル抵抗の上に、重ね
て形成されるため、ウェル抵抗の有効断面積が小さくな
り、単位抵抗率が更に高くなると共に、発熱体であるウ
ェル抵抗が細くなるので、放熱も容易となる。
【００１５】又、前記不純物層を、更に、配線層で覆っ
た場合には、該配線層によって放熱を一層促進すること
ができる。
た場合には、該配線層によって放熱を一層促進すること
ができる。
【００１６】特に、前記配線層の幅を、前記不純物層の
幅より広くした場合には、放熱効果を更に高めることが
できる。
幅より広くした場合には、放熱効果を更に高めることが
できる。
【００１７】
【実施例】以下図面を参照して、本発明の実施例を詳細
に説明する。
に説明する。
【００１８】本発明の第１実施例は、図３及び図４に示
す如く、入力保護抵抗体として、p型基板１０に形成さ
れたn 型ウェル４０を用い、該n 型ウェル４０を、基板
１０と同じp 型の p+ 不純物層４２で覆って、接地した
ものである。
す如く、入力保護抵抗体として、p型基板１０に形成さ
れたn 型ウェル４０を用い、該n 型ウェル４０を、基板
１０と同じp 型の p+ 不純物層４２で覆って、接地した
ものである。
【００１９】図において、４４は、 n型ウェル４０とコ
ンタクトホール２４、２６の間に形成された n+ 拡散層
である。
ンタクトホール２４、２６の間に形成された n+ 拡散層
である。
【００２０】他の点については、前記従来例と同様であ
るので、説明は省略する。
るので、説明は省略する。
【００２１】本実施例において、入力保護抵抗体を形成
するn 型ウェル４０は、従来の抵抗体である n+ 拡散層
よりも不純物濃度が低く、キャリアが少ないため、高い
単位抵抗率を有し、レイアウト面積を縮少できる。
するn 型ウェル４０は、従来の抵抗体である n+ 拡散層
よりも不純物濃度が低く、キャリアが少ないため、高い
単位抵抗率を有し、レイアウト面積を縮少できる。
【００２２】本実施例においては、n 型ウェル４０の上
を、反対導電性の拡散層である p+不純物層４２で覆っ
て接地しているので、この p+ 不純物層４２が基板コン
タクト（ガードリング）の役割を担い、従来のような別
体のガードリングが不要となるため、レイアウト面積が
一層縮小される。更に、該 p+ 不純物層４２が、ウェル
４０の上に重ねて形成されるため、図５に示す如く、ウ
ェル（抵抗）４０の有効断面積Ｓが小さくなり、単位抵
抗率が更に高くなると共に、発熱体であるウェル４０が
細くなるので、放熱も容易となる。
を、反対導電性の拡散層である p+不純物層４２で覆っ
て接地しているので、この p+ 不純物層４２が基板コン
タクト（ガードリング）の役割を担い、従来のような別
体のガードリングが不要となるため、レイアウト面積が
一層縮小される。更に、該 p+ 不純物層４２が、ウェル
４０の上に重ねて形成されるため、図５に示す如く、ウ
ェル（抵抗）４０の有効断面積Ｓが小さくなり、単位抵
抗率が更に高くなると共に、発熱体であるウェル４０が
細くなるので、放熱も容易となる。
【００２３】次に、本発明の第２実施例を詳細に説明す
る。
る。
【００２４】この第２実施例は、図６及び図７に示す如
く、前記第１実施例と同様の入力保護回路において、前
記 p+ 不純物層４２の上面に、コンタクトホール５０を
形成し、例えばアルミニウムの配線層５２で覆って、上
面への放熱板とし、放熱効果を更に増大したものであ
る。
く、前記第１実施例と同様の入力保護回路において、前
記 p+ 不純物層４２の上面に、コンタクトホール５０を
形成し、例えばアルミニウムの配線層５２で覆って、上
面への放熱板とし、放熱効果を更に増大したものであ
る。
【００２５】なお、n 型ウェル４０と p+ 不純物層４２
の接触面は、逆方向のダイオードになるため、配線で短
絡されることはなく、熱が逃げるだけである。
の接触面は、逆方向のダイオードになるため、配線で短
絡されることはなく、熱が逃げるだけである。
【００２６】本実施例においては、配線層５２で熱の拡
散を図ることにより、抵抗体の幅を細くできる。
散を図ることにより、抵抗体の幅を細くできる。
【００２７】次に、本発明の第３実施例を詳細に説明す
る。
る。
【００２８】この第３実施例は、図８及び図９に示す如
く、前記第２実施例と同様の入力保護回路において、前
記放熱用配線層５２の幅Ｗa を、前記 p+ 不純物層４２
の幅Ｗp より広くして、放熱効果の増大を図ったもので
ある。
く、前記第２実施例と同様の入力保護回路において、前
記放熱用配線層５２の幅Ｗa を、前記 p+ 不純物層４２
の幅Ｗp より広くして、放熱効果の増大を図ったもので
ある。
【００２９】なお、前記実施例においては、いずれも、
本発明が p型基板上に形成されたn型ウェルを入力保護
抵抗体として用いていたが、本発明の適用範囲はこれに
限定されず、例えばn 型基板上に形成されたp 型ウェル
を入力保護抵抗体として用いることも可能である。
本発明が p型基板上に形成されたn型ウェルを入力保護
抵抗体として用いていたが、本発明の適用範囲はこれに
限定されず、例えばn 型基板上に形成されたp 型ウェル
を入力保護抵抗体として用いることも可能である。
【００３０】
【発明の効果】以上説明した通り、本発明によれば、入
力保護抵抗体の単位抵抗率が高くなるので、入力保護回
路のレイアウト面積を小さくすることができ、素子の集
積度の向上を図ることができるという優れた効果を有す
る。
力保護抵抗体の単位抵抗率が高くなるので、入力保護回
路のレイアウト面積を小さくすることができ、素子の集
積度の向上を図ることができるという優れた効果を有す
る。
【図１】従来の入力保護回路の入力保護抵抗体の構成例
を示す平面図
を示す平面図
【図２】図１のII−II線に沿う縦断面図
【図３】本発明の第１実施例における入力保護抵抗体を
示す平面図
示す平面図
【図４】図３のIV−IV線に沿う縦断面図
【図５】図４のＶ−Ｖ線に沿う横断面図
【図６】本発明の第２実施例における入力保護抵抗体を
示す平面図
示す平面図
【図７】図６のVII −VII 線に沿う縦断面図
【図８】本発明の第３実施例における入力保護抵抗体を
示す平面図
示す平面図
【図９】図８のIX−IX線に沿う横断面図
１０…p 型基板 １６…絶縁層 ４０…n 型ウェル ４２… p+ 不純物層 ４４… n+ 拡散層 ５０…コンタクトホール ５２…配線層
Claims (4)
- 【請求項１】半導体装置の静電気による破壊を防止する
ための入力保護回路において、 入力保護抵抗体として、半導体装置の基板に形成された
ウェル抵抗を用いることを特徴とする半導体装置の入力
保護回路。 - 【請求項２】請求項１において、前記ウェル抵抗で構成
された入力保護抵抗体を、半導体装置基板と同じ導電型
の不純物層で覆って接地したことを特徴とする半導体装
置の入力保護回路。 - 【請求項３】請求項２において、前記不純物層を、更
に、配線層で覆ったことを特徴とする半導体装置の入力
保護回路。 - 【請求項４】請求項３において、前記配線層の幅を、前
記不純物層の幅より広くしたことを特徴とする半導体装
置の入力保護回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15253293A JPH0722581A (ja) | 1993-06-24 | 1993-06-24 | 半導体装置の入力保護回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15253293A JPH0722581A (ja) | 1993-06-24 | 1993-06-24 | 半導体装置の入力保護回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0722581A true JPH0722581A (ja) | 1995-01-24 |
Family
ID=15542503
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP15253293A Pending JPH0722581A (ja) | 1993-06-24 | 1993-06-24 | 半導体装置の入力保護回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0722581A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100245815B1 (ko) * | 1997-02-05 | 2000-03-02 | 윤종용 | 반도체 장치의 정전기 보호소자 |
-
1993
- 1993-06-24 JP JP15253293A patent/JPH0722581A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100245815B1 (ko) * | 1997-02-05 | 2000-03-02 | 윤종용 | 반도체 장치의 정전기 보호소자 |
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