KR890009001A - 고전압 병합 바이폴라/cmos 및 그 제조 방법 - Google Patents

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Abstract

내용 없음

Description

고전압 병합 바이폴라/CMOS 및 그 제조 방법
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제3도는 제2프로세싱 단계후의 본 발명의 LinBiCMOS 프로세서의 측단면도.
제4도는 제3프로세싱 단계후의 본 발명의 LinBiCMOS 프로세서의 측단면도.
제5도는 제4프로세싱 단계후의 본 발명의 LinBiCMOS 프로세서의 측단면도.

Claims (18)

  1. NMOS, PMOS 및 바이폴라 트랜지스터를 갖고 있는 집적 회로에 있어서, 제 1P형층, PMOS 트랜지스터, 및 NPN 트랜지스터에 대응하는 제1P형 층내에 형성된 N+영역, NMOS 트랜지스터를 수용하기 위해 제1P형층과 N+영역상에 배치된 제2P형층, 각 PMOS 트랜지스터를 수용하고, 각 NPN 트랜지스터용 클렉터 영역으로서 작용하는 N 우물 영역, 및 제1P형층과 제2P형층사이, 및 NMOS 트랜지스터 하부에 배치되고, N+영역으로 부터 분리되는 P+영역으로 구성되는 것을 특징으로 하는 집적 회로.
  2. 제1항에 있어서, P+영역이 확산 영역을 포함하는 것을 특징으로 하는 집적 회로.
  3. 제1항에 있어서, P+영역이 제1P형층 하부에 배치되고, 상향 확산된 P+기판을 포함하는 것을 특징으로 하는 집적 회로.
  4. NPN 및 MOS 트랜지스터들을 포함하는 집적 회로 제조 방법에 있어서, 각 NPN 및 MOS 디바이스를 수용하기 위해 P형 반도체 본체내에 N형 영역을 형성하고, NPN 트랜지스터에 관련된 N형 영역내에 O형 베이스 영역을 도핑시키며, P형 베이스 영역들을 확산시키고, MOS 트랜지스터 특성이 NPN 트랜지스터의 형성에 관련된 후속 고온 싸이클에 의해서 변경되지 않도록 P형 확산후에 MOS 트랜지스터의 소오스/드레인 영역을 형성하는 단계들을 포함하는 것을 특징으로 하는 방법.
  5. 제4항에 있어서, 소오스/드레인 영역 형성 단계가 디바이스를 전기적으로 분리시키기 위해 디바이스 분리 영역을 형성하고, MOS 트랜지스터의 소오스와 드레인을 실행하기 위한 도프 영역을 형성하는 단계를 포함하는 것을 특징으로 하는 방법.
  6. 제4항에 있어서, N형 영역들 중 관련된 영역하부의 각 MOS 및 NPN 트랜지스터에 관련된 N+영역을 형성하는 단계를 포함하는 것을 특징으로 하는 방법.
  7. 제6항에 있어서, MOS 트랜지스터에 관련되고, MOS 영역으로 부터 분리되는 P+영역을 형성하는 단계를 포함하는 것을 특징으로 하는 방법.
  8. 제7항에 있어서, P+영역 형성 단계가 P형 반도체 본체에 인접한 P+기판을 제공하는 단계를 포함하는 것을 특징으로 하는 방법.
  9. 제8항에 있어서, P형 반도체 본체내로 P+ 반도체 기판을 상향 확산시키는 단계를 포함하는 것을 특징으로 하는 방법.
  10. 제4항에 있어서, 도핑 단계가 주입을 포함하고, 비활성 어닐을 제공하기 위해 베이스 영역을 확산시키기전에 주입된 베이스 영역상에 질화물층을 형성하는 단계를 포함하는 것을 특징으로 하는 방법.
  11. 제4항에 있어서, 도핑 단계가 주입을 포함하고, 고온 싸이클을 포함하는 프로세싱 스텝을 수행하기 전에 주입된 베이스 영역상에 질화물층을 형성하는 단계를 포함하는 것을 특징으로 하는 방법.
  12. 제4항에 있어서, 도핑 단계가 주입을 포함하고, 베이스 영역 주입 단계가 질화물층을 통해 수행되도록 베이스 영역 주입 전에 반도체 본체상에 배치되는 질화물층을 형성하는 단계를 포함하는 것을 특징으로 하는 방법.
  13. 반도체 본체내에 확산 영역을 형성하는 방법에 있어서, 반도체 본체의 선정된 부분내에 제1형 불순물을 주입시키고, 반도체 본체의 선정된 부분상에 배치되는 질화물층을 형성하며, 불순물을 확산시키는 단계들을 포함하고, 반도체 본체의 주입 부분이 산화를 방지하기 위해 확산층에 질화물층에 의해 밀폐되는 것을 특징으로 하는 방법.
  14. 제13항에 있어서, 질화물층 형성 단계가 불순물 주입전에 수행되는 것을 특징으로 하는 방법.
  15. 제13항에 있어서, 반도체 본체와 질화물층 사이에 패드 산화물층을 형성하는 단계를 포함하는 것을 특징으로 하는 방법.
  16. 제13항에 있어서, 확산 영역 외부의 질화물층 부분을 에칭시키고, 제거된 부분내에 열 산화물을 형성하는 단계를 포함하는 것을 특징으로 하는 방법.
  17. 제13항에 있어서, 확산된 영역이 베이스 영역을 포함하고, 주입 단계가 본체의 선정된 부분내로 붕소를 주입시키는 단계를 포함하는 것을 특징으로 하는 방법.
  18. NPN, NMOS, 및 PMOS 트랜지스터를 포함하는 집적회로 형성 방법에 있어서, P+반도체 기판을 제공하고, P+기판상에 제1P-에피택시층을 형성하며, 각 NPN 및 PMOS 트랜지스터에 관련된 N+확산 영역을 형성하고, 제1P-에피택시층 및 N-영역상에 제2P-에피택시층을 형성하며, N+영역상에 배치되는 제2P-에피택시층을 N우물 영역을 형성하고, 각 NPN 트랜지스터들에 관련된 N+영역에 접촉하도록 제2P-에피택시층을 통해 N+확산 영역을 형성하며, 각 NPN 트랜지스터에 관련된 N 우물 영역내에 베이스 영역을 주입시키고, 베이스 영역상에 배치되는 질화물층을 형성하며, 베이스 영역을 확산시키고, 트랜지스터들을 서로 분리시키기 위해 필드 산화물 영역을 형성하며, 질화물층을 제거하고, 제2P-에피택시층내에 디바이스 분리 영역을 형성하며, 제2P-에피택시층내에 N-소오스/드레인 도프 영역을 형성하고, 베이스 영역 확산 단계후에 PMOS 트랜지스터에 관련된 N 우물 영역내에 P+소오스/드레인 영역을 형성하며, 베이스 영역내에 에미터를 형성하는 단계들을 포함하는 것을 특징으로 하는 방법.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
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