JPH01160052A - 半導体装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野］ この発明は半導体装置、とくに詳しくは集積回路を構成
するバイポーラトランジスタの構造に関するものである
。

［従来の技術］ 第５図は半導体集積回路装置における一例としてｎｐｎ
バイポーラトランジスタ２個が素子分離して形成された
場合の従来の構成を示す模式説明図である。

図において、１はｐ型Ｓｉ基板（以下基板という）、２
は基板１の素子分離領域に形成された埋め込み層をなす
ｐ型拡散層で、第１の素子分離領域をなすものであり、
３は同じく基板１のバイポーラトランジスタ形成領域に
形成された埋め込み層をなすｎ型拡散層である。

これらｐ型及びｎ型拡散層２及び３が形成された基板１
上に、コレクタ用のｎ−エピタキシャル成長半導体層（
以下ｎ−エピタキシャル層という）４と、この上にベー
ス用のｐ型拡散層５が形成され、ベース用のｐ型拡散層
５の１部表面側にエミッタ用のｎ十拡散層６が順次形成
されている。７は選択酸化法により形成されたフィール
ド酸化膜であり、第２の素子分離領域としてｐ型拡散層
２の上側に形成されている。

このほか、第５図に示した一般構造の改良形として、例
えば特開昭６０−９７８６１号公報に開示されたものが
あり、第６図はその構成説明図である。

図において、１〜６は第５図の従来例で説明したものと
同一部分符号を用いて示したものであり、その部分の説
明は省略するが第５図の例と異る点は第１と第２の素子
分離領域を一体化したところにある。

すなわち、この構造は第５図に示したｐ型拡散層２を基
板１に形成しないで、基板１内に形成されたｎ型拡散層
３上にｎ−エピタキシャル層４゜ペース用ｐ型拡散層及
びエミッタ用耐拡散層６を形成したのち、これらエピタ
キシャル層４．ベース用ｐ型拡散層５及びエミッタ用−
拡散層６を貫いて基板１内部まで溝８を形成し、この溝
８を絶縁物９て絶縁した状態で多結晶］　１０を埋込む
ことにより素子分離領域を形成している。

［発明が解決しようとする問題点］ 上記第５図の従来例の構造における問題点としては下記
（１）、（２）のような事項が指摘される。

（１）素子分離がｐ十拡散層で形成されているので、ｎ
＋　−ｐ土間に逆バイアスｐ−ｎ接合による寄生容量が
存在し、かつｐ型拡散層の濃度が高いため、コレクター
基板容量がとくに増加し、デバイスのスピードダウンに
つながる。

（２）高集積化をはかるためにｐ型拡散層巾を縮小する
と、ｎ＋ｎ＋間にパンチスルー現象によるリーク電流が
増大して素子分離が不可能となる。そのためｐ型拡散層
の縮小化に限界がでてしまう。

上記（１）及び（２）の問題点を解消するために試みら
れたのが第６図の従来例に示す構造であるが、この構造
では上記（１）及び（２）の問題点は解決されるものの
、下記（３）及び（４）に示すような問題点がある。

（３）溝の側壁において、第６図のＡに示したベース−
コレクタ接合部における濃度分布が急峻なことによるリ
ーク電流の発生がさけられない。

（４）溝が深すぎる（３〜４ＩＩＩ１１程度の深さ）た
めに、溝内に絶縁物や多結晶３４を埋め込むことが困難
である。

この発明は上記のような問題点を解決するためになされ
たもので、上記のリーク電流を低減するとともに溝内に
絶縁物又は多結晶Ｓｔの埋め込み容易な素子分離領域の
構成をもつ半導体装置を提供することを目的とするもの
である。

［問題点を解決するための手段］ この発明に係る半導体装置は、基板に溝を形成し、この
溝内に絶縁物又は絶縁物層で取囲まれた半導体を埋め込
んで第１の素子分離領域を形成したのちこの第１の素子
分離領域をもつ基板上にエピタキシャル層を形成し、こ
のエピタキシャル層の第１の素子分離領域上にＬＯＣＯ
３酸化により形成されたフィールド酸化層で第２の素子
分離領域を形成した構成とし、一方、上記のエピタキシ
ャル層の部分にバイポーラトランジスタを形成したもの
である。

［作用］ この発明においては、基板に溝を掘り、この溝内に絶縁
物又は絶縁された半導体を埋め込んで、従来のｐ−ｎ接
合を用いる基板内の拡散層の代りに、第１の素子分離領
域を形成しているので、逆バイアスｐ−ｎ接合によるコ
レクター基板容量の増大が避けられる。

さらに、この第１の素子分離領域上のエピタキシャル層
にＬＯＧＯ３酸化層を形成した第２の素子分離領域が重
畳される構造としたので、ベース−コレクタ接合部はＬ
　ＯＣＯＳのなだらかな傾斜のところにあるため濃度分
布が急峻でなくなりリーク電流が抑えられる。

また、溝の深さは比較的浅く形成される（約１．５μｓ
）ので、この中に絶縁物や絶縁状態にした半導体層をす
き間なく埋め込みやすい。

［実施例］ 第１図はこの発明の一実施例を示すｎｐｎバイポーラト
ランジスタの断面構造説明図である。図において、２を
除く１〜７は第５図の従来例の説明において用いたもの
と同一部分符号であり、その構成もほぼ同様であるので
説明は省略する。

図において、８は基板１に形成された溝であり、この溝
８内にこの場合３１０２１１が埋め込まれて第１の素子
分離領域を構成している。その他は第５図の従来例で説
明したのと同様にして、エピタキシャル層４〜６を形成
して、溝８の上方のエピタキシャル層をＬＯＣＯ３法に
より酸化してフィールド酸化膜７を溝８を囲むように形
成して第２の素子分離領域を形成している。

上記のような構成においては、ベース−コレクタ接合部
は図のＢで示したようなＬＯＧＯ８特有のなだらかな傾
斜のところにあるため、濃度分布の急峻さが回避される
構造が得られリーク電流を低減できる。さらに基板１に
おけるｐ型拡散層（第５図の符号２）が存在しないので
逆バイアスｐ−ｎ接合による容量増大はなくなり装置の
高速動作性が低下することがなく保たれる。

以下、第１図の実施例に示したバイポーラトランジスタ
の製造工程を第２図■〜■の工程手順図にしたがって説
明する。

■　Ｐ−型基板１に厚さ２００人のＳｉＯ３膜１２を形
成したのち、埋め込み層のに拡散層を形成するために５
１０２膜１２を通してＡｓを８０ｋｅＶ　、３．Ｏｘ　
１０印−２の条件でイオン注入を行いＡｓ打込み層１３
を形成する。

■　図示しないマスクパターンを用いてＳ　ｓ　Ｏ２膜
１２をウェットでエツチングし、次いで基板１をＣΩ２
ガスによるドライエツチングで１．５μｍの深さまでエ
ツチングした後、１２００℃のドライ　０２アニールを
行い深さ約１．０ＩＪｍの埋め込み層をなす耐拡散層３
を形成する。

■常圧７００℃のＣＶＤによりＳ　ｓ　Ｏ２膜１４を堆
積したのち、５ＯＧ（スピン　オン　グラス）を用いて
平坦部１０００人のＳ　ｉＯ２膜１５を追加してＳｉＯ
３膜１４＋１５を形成する。

■　ＣＣΩＦ３ガスによるドライエツチングで１．６μ
ｍの全面エツチングを行い、基板１の表面を露出すると
ともに溝８の内部を絶縁物である５Ｉ０２１１で埋めて
、第１の素子分離領域を形成する。

■　■の基板状態の上にＰ（りん）濃度１×１０１６ｃ
ｍ−３のエピタキシャル層４を厚さ１．５Ｉ１ｍ堆積す
る。

この場合、５１０２１１上も同一のエピタキシャル層か
堆積されて多結晶Ｓｊ　１［ｉとなるが、後の工程で酸
化するので多結晶Ｓｉであっても差支えない。

■　■の状態の上に、８００人厚０表面酸化膜１７及び
１４００人厚）Ｓｉ窒化膜１８を常圧７００℃のＣｖＤ
で形成した後、レジスト１９を１１ｍ塗布してフォトリ
ソグラフィ工程によるパターニングして、ドライエツチ
ング（Ｓｉ窒化膜）→ウェットエツチング（Ｓ１０２　
）→ドライエツチング（８１）のエツチングを行い、最
終的にＳ　ｉＯ２膜１１上のエピタキシャル層４を約０
．７ＩＪｍの深さまでエツチングする。この場合のドラ
イエツチングはＣＦ４ガスを用いる。

■　■の状態で、レジスト１９を除去したのち、９５０
℃、８気圧下の酸化により膜厚が１．５１１ｍとなるよ
うＬＯＧＯ３酸化をしてフィールド酸化膜７を形成する
。その後、一般の方法でＳｉ窒化膜１８及び表面酸化膜
１７を除去する。

■　最後に、通常のバイポーラトランジスタ製造工程と
同じ方法でベース５、エミッタ６の各層を形成して、第
１図に示した状態までのｎｐｎバイポーラトランジスを
作製する。

なお、上記第１図及び第２図の実施例においては絶縁物
７をＳ　ｉＯ２で形成したが、溝８に埋め込む材料及び
その方法として溝８の周辺のみを図示した第３図及び第
４図に示したようなものであっても同様の効果をもつも
のである。

すなわち、第３図のように、溝８の中にＳｉ窒化物７ａ
を埋め込んでもよく、第４図のように溝８の内側壁を約
１０００人厚さの５Ｉ０２膜又はＳｊ窒化膜８ａで掩っ
て絶縁できるようにしたのち、６２０℃のＣＶＤにより
多結晶Ｓｉ　７ｂを堆積して埋め込んでもよい。

また、上記実施例ではｎｐｎバイポーラトランジスタの
場合について説明したが、この発明はｐｎｐバイポーラ
トランジスタやその他ＢｉＣＭＯ８などの半導体装置に
対しても適用できることはいうまでもない。

［発明の効果］ この発明は以上説明したとおり、基板内に溝を設けて、
その溝に絶縁物体を埋め込んで第１の素予分離領域を形
成し、さらにバイポーラトランジスタ形成用のエピタキ
シャル層にＬＯＧＯ９による第２の素子分離領域を形成
する構成としたから、溝の素子分離によって埋込層間の
逆バイアスｐ−ｎ接合による寄生容量がなくなり、コレ
クター基板間の容量増加が小さい素子形成が可能となり
デバイスの高集積化と高速化に寄与する効果がある。

また、第２の素子分離はＬ　ＯＣＯＳによるフィールド
酸化膜で形成するからベース−コレクタ接合部における
濃度分布がなたらかのま＼使用でき、このためのリーク
電流の発生を抑える効果がある。

また、溝の深さは浅くしても差支えないのでその中へ絶
縁性物体をすき間なく埋込むことが可能となる上に溝の
巾を狭くしてもパンチスルーによるリーク電流が増大し
ないので、素子分離領域の１１を狭めて高集積化がしや
すくなる。

【図面の簡単な説明】

第１図はこの発明の一実施例を示すバイポーラトランジ
スタの模式構造説明図、第２図■〜■は第１図の実施例
のバイポーラトランジスタの製造工程説明図、第３図は
第１の素子分離領域における絶縁物理め込み時に対する
要部拡大図、第４図は絶縁状態の半導体埋め込みにおけ
る要部拡大図、第５図は従来の一般的バイポーラトラン
ジスタの模式説明図、第６図は改良形の従来のバイポー
ラトランジスタの模式説明図である。 図において、１はｐ型Ｓｔ基板、２はｐ型拡散層（ｐ生
埋め込み層）、３はｎ型拡散層（ｎ＋埋め込み層）、４
はコレクタ用のｎ−エピタキシャル成長半導体層、５は
ベース用のｐ型拡散層、６はエミッタ用のに型拡散層、
７はＬＯＧＯ３によるフィールド酸化膜、７ａはＳｉ窒
化物、７ｂは多結晶Ｓｉ、　８は溝、８ａはＳ　＋　０
２又はＳｉ窒化膜、９は絶縁物、１０は多結晶Ｓｉ、　
ＩＩはＳｉＯ膜、１２は薄いＳ　ｉＯ２膜、１３はＡｓ
打込み層、１４はＣＶＤの５Ｉ０２膜、１５はＳＯＧの
ＳｉＯ３膜、】６は多結晶Ｓｉ膜、１７は表面酸化膜、
１８はＳｉ窒化膜、１９はレジストである。 出願人　　セイコーエプソン株式会社 代理人　　弁理士　　佐々木宗治

Claims (1)

1. 【特許請求の範囲】 　バイポーラトランジスタの半導体装置において、半導
   体基板に形成された溝と、 この溝内に埋込まれ、絶縁物又は絶縁物層で絶縁された
   半導体からなる第１の素子分離領域とを有し、 この第１の素子分離領域を含む上記半導体基板上にエピ
   タキシャル成長半導体層が形成され、このエピタキシャ
   ル成長半導体層内に上記第１の素子分離領域を囲むよう
   に上記エピタキシャル成長半導体層が選択酸化により形
   成された第２の素子分離領域を有するとともに、上記エ
   ピタキシャル成長半導体層内に前記バイポーラトランジ
   スタが形成されたことを特徴とする半導体装置。