JP2007158375A - 半導体装置及びその製造方法 - Google Patents
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Abstract
【解決手段】半導体基体上に形成された絶縁膜の開口を含むように、シリコン層9A,9C、シリコンとゲルマニウム及び/又はカーボンとを有する層9B、により成るシリコン混晶層9によって形成されたエピタキシャルベース領域を有するバイポーラトランジスタが形成されて成り、シリコン混晶層9の最上層9Cがシリコン層であり、シリコン混晶層9から成るベース領域のうち、単結晶シリコン混晶層上及び多結晶シリコン混晶層上に、多結晶シリコン膜10を介してコバルトシリサイド11が形成されて成る半導体装置を構成する。
【選択図】図2
Description
この場合、高周波用のバイポーラトランジスタには高速動作が要求される。このバイポーラトランジスタの高速化のためには、ベースの浅接合化によるベース走行時間の短縮とベースの低抵抗化が重要である。
しかし、従来のイオン注入技術を用いたベース層の形成では、注入不純物のチャネリングテイルの問題から浅接合の幅の狭いベースを実現することは困難であった。
この問題に対して、SiGeHBTは、ベース領域にシリコンに比べてバンドギャップの狭いSiGeを用いることにより、エミッタ−ベース間に電位障壁が生じるので、正孔のエミッタへの注入は大幅に減少する。
従って、ベースを高キャリア濃度にしてベース抵抗の低減ができ、更に充分大きい電流増幅率(hFE)が得られる。この結果、充分な耐圧を確保しながら、高い高周波特性を実現することができる。
また、ゲルマニウムのプロファイルに傾斜をつけることにより、キャリアのベース走行時間(τB )を短縮した、優れた高周波特性を持つ高速バイポーラトランジスタを実現することができる。
τE :エミッタ空乏層充電時間 τB :ベース走行時間
τX :コレクタ空乏層走行時間 τC :コレクタ充電時間
RB =RBI+RBX
RBI:エミッタ直下の抵抗
RBX:エミッタからベース電極までの部分の抵抗
fmax を向上させるためには、このベース抵抗RB を低減することが重要である。
図4及び図5は、SiGeHBTのベース及びエミッタ領域のみを拡大して示した断面図である。
図4に示すように、エピタキシャル技術により、酸化シリコン膜5,8をマスクとして開口された領域においてその下の半導体基体(図示せず)に接するように、SiGe混晶層から成るエピタキシャル層9を成長させる。尚、このSiGe混晶層は、まずシリコンのみのバッファ層9Aを形成し、続いてSiGe層9Bを形成し、その後シリコンのみのキャップ層9Cを形成した3層構造とされている。
これにより、SiGe混晶層から成るエピタキシャル層9が酸化シリコン膜5,8に対して非選択的に形成され、酸化シリコン膜5,8上に多結晶SiGe混晶層が形成され、開口を通じて半導体基体に接する領域には単結晶SiGe混晶層が形成される。
そして、酸化シリコン膜5,8上に形成される多結晶SiGe混晶層は、ベースの引出し電極として用いられ、後の工程により配線等に接続される。
次に、多結晶シリコン膜14にエミッタ不純物となる砒素(As)をイオン注入技術を用いて導入し、その後、図示しないが多結晶シリコン膜14上に酸化シリコン膜を形成する。
続いて、熱処理を行うことにより、エミッタ不純物を活性化して、多結晶シリコン膜14からベース領域に拡散させ、ベース領域内にエミッタ領域15を形成する。
次に、ベース引出し電極部の抵抗を下げることを目的として、ベース引出し電極となるエピタキシャル層9の表面(即ちシリコンキャップ層9Cの表面)にコバルトシリサイド11を形成する。
その後、所望の洗浄により、不要な部分の未反応コバルトを除去する。
しかしながら、その一方で下記の問題が発生する。
この場合、単結晶SiGe混晶層が歪を持っているため、コバルトシリサイド11がシリコンキャップ層9Cと反応した際に、単結晶SiGe混晶層の歪を緩和させスパイク31が入る。
これにより、ベースとコレクタ間にリークが発生し、著しく歩留りを低下させることになる。
このため、エミッタからベース電極までの部分の抵抗(RBX=RBX1 +RBX2)を充分に低減することができず、高性能なSiGeHBTを作製することができない。
これにより、例えばシリコン混晶層におけるスパイク現象を回避することができる。
これにより、多結晶シリコン膜によって、製造工程においてシリコン混晶層への影響が及ばないようにすることができ、例えばシリコン混晶層におけるスパイク現象を回避することができる。また、シリサイドを形成することによって、マスク層により覆われない部分、即ちベース引出し電極部となる部分の低抵抗化を図ることが可能になる。
この半導体装置は、半導体基体に前述したSiGe混晶層によるHBT(ヘテロ接合バイポーラトランジスタ)を形成した構成である。
この半導体基体1の表面には、例えば酸化シリコン膜から成る素子分離膜5が形成され、この素子分離膜5の下に第1導電型例えばp+ の素子分離領域6が形成されている。そして、これら素子分離膜5及び素子分離領域6により、バイポーラトランジスタの形成領域とその他の回路素子形成領域とが分離されている。
エピタキシャルベース領域を構成するシリコン−ゲルマニウム混晶層9は、半導体基体1の表面に接した部分が単結晶層となっており、酸化シリコン膜8上の部分が多結晶層となっている。
酸化シリコン膜12及び多結晶シリコン膜14は、図4の場合と同様に、シリコン−ゲルマニウム混晶層9のうちの単結晶層の領域の幅より狭い幅にパターニングされている。
本実施の形態では、図2に示すように、酸化シリコン膜12より外側のシリコン−ゲルマニウム混晶層9上に多結晶シリコン膜10が形成され、この多結晶シリコン膜10上にコバルトシリサイド11を形成している。
また、コバルトシリサイド11を形成する際に、多結晶シリコン膜10によってブロックして、単結晶SiGe混晶層のSiGe層9Bの部分に影響が及ばないようにすることができるため、前述したスパイク現象の発生を防止することができる。
さらに、エミッタ領域15からベース引出し電極部までの距離が短くなっていて、酸化シリコン膜12下の抵抗RBX1 を小さくすることができるため、エミッタからベースまでの抵抗RBXを小さくすることができる。
このように半導体基体1上にSiGeHBTが形成されて半導体装置が構成されている。
また、エミッタ領域15からベース引出し電極部までの距離を短くしていることにより、エミッタからベースまでの抵抗RBXを小さくすることができる。
第1導電型、例えばp型の基板面方位が(100)結晶面によるシリコン基板2を用意する。
次に、SiGeHBTのコレクタ領域となる部分のシリコン基板2に、第2導電型、例えばn+ のコレクタ埋め込み領域4を形成する。例えば、酸化シリコン膜(図示せず)を熱酸化により形成して、SiGeHBTのコレクタ領域となる部分の酸化シリコン膜を開口し、この開口を通じてシリコン基板2にSb2 O3による固体ソース拡散を行ってn+ のコレクタ埋め込み領域4を形成する。
即ちまず例えば半導体基体1の表面を熱酸化して厚さ50nmの酸化シリコンによるパッド層を形成し、この上にCVD法によって例えば厚さ100nmの窒化シリコン(Si3 N4 )膜を成膜し、この窒化シリコン膜に対してフォトリソグラフィによるパターンエッチングを行って、素子分離膜5を形成する部分に開口を有する耐酸化マスク層を形成する。その後、1000〜1050℃のスチーム酸化を行って、例えば厚さ300〜800nmの素子分離層5を形成する。
続いて、ベース領域の開口部に合わせたレジストマスクを用いて、この酸化シリコン膜8に対して、低ダメージエッチング、例えばドライエッチングとウエットエッチングとを行い、図1Bに示した開口を形成する。
このSiGe混晶層9は、前述したように半導体基体1と接する部分には単結晶SiGe混晶層が形成され、酸化シリコン8上には多結晶SiGe混晶層が形成される。
また、このSiGe混晶層9の形成には超高真空CVD法や分子線エピタキシー法及び減圧CVD法(RPCVD;reduced pressure chemical vapor deposition)のうちいずれかの方法を用いる。
まず、半導体基体1の表面に付着している有機物を除去するために、例えば所定の温度に加熱した硫酸と過酸化水素水との混合液を用いて洗浄する。
次に、半導体基体1上のパーティクルを除去するために、例えば所定の温度に加熱したアンモニアと過酸化水素水との混合液を用いて洗浄する。
さらに、半導体基体1表面の金属汚染物及び自然酸化膜を除去するために、希フッ酸水溶液を用いて洗浄する。尚、この希フッ酸水溶液による洗浄では、水素パッシベーション処理も行なわれ、半導体基体1の露出した表面が水素でターミネートされる。
続いて、洗浄処理が施された半導体基体1を成膜装置に導入し、真空排気機能を有するロードロックに搬入して、所定時間真空排気を行う。
次に、半導体基体1を大気に開放せずにロードロックに接続された反応炉に搬入し、反応炉に水素ガスを導入しながら約900℃まで半導体基体1を加熱して、約5分間の水素ベークを行う。
さらに、水素ガスを導入したままで、約750〜650℃の温度まで降温した後、原料ガスであるモノシラン(SiH4 )、ゲルマン(GeH4 )と、不純物ガスとしてジボラン(B2 H2 )を供給してエピタキシャル成長を行う。このときの炉内の圧力は、1.3kPa〜13.3kPaとする。
まず、上述したようにSiGe混晶層9を形成した後、ベース引出し電極部となる部分以外の多結晶SiGe混晶層9をドライエッチングを用いて除去する。
次に、減圧CVD法にてテトラエトキシシラン(TEOS)を用いて、減圧CVD法により、酸化シリコン膜20をおよそ100nmの厚さに全面的に形成する。
続いて、酸化シリコン膜20上に、図2に示すエミッタ形成部の酸化シリコン膜12のやや外側の部分まで掛かるようなパターンのレジストマスク21を形成する。そして、このレジストマスク21を用いて、エミッタ形成部をカバーするように酸化シリコン膜20をドライエッチングを用いてパターニングする。
その後、同じレジストマスク21を利用して、SiGe混晶層9の多結晶層の部分に、例えば10〜50keV、1×1014〜1×1015cm-2のドーズ量をもってホウ素(B)をイオン注入する(以上図3A参照)。
その後、この多結晶シリコン膜10に、例えば10〜50keV、1×1014〜1×1015cm-2のドーズ量をもってホウ素(B)をイオン注入する(以上図3B参照)。
その後、テトラエトキシシラン(TEOS)を用いて、減圧CVD法により、酸化シリコン膜12をおよそ100nmの厚さに全面的に形成する。さらに、エミッタ領域となる部分の酸化シリコン膜12に対して、フォトリソグラフィとドライエッチングによりパターンエッチングを行い開口し、エッチングマスクとしたレジストを除去する(以上図3C参照)。
その後、この多結晶シリコン膜14に対して、n型の不純物、例えば砒素(As)を30〜70keVで、1×1015〜1×1016cm-2のドーズ量にてイオン注入する。
次に、多結晶シリコン膜14上に、テトラエトキシシラン(TEOS)を用いて、減圧CVD法により、例えば厚さ100〜200nmの酸化シリコン膜22を全面的に形成する。
その後、スパッタ法により、コバルトCoと窒化チタンTiNを形成する。このとき、コバルトCoはおよそ10nmの厚さ、窒化チタンは30nmの厚さに形成する。
続いて、多結晶シリコン膜10以外の酸化シリコン膜に付着した未反応のコバルトと窒化チタンを除去する。この未反応物の除去は、まず硫酸と過酸化水素水との混合液を用いて窒化チタンを除去した後、アンモニアと過酸化水素水との混合液を用いてコバルトを除去する。
その後、再度熱処理を行い、コバルトシリサイド層(CoSi2 )11を形成する(以上図3E参照)。
これにより、図1Aに示す半導体装置を製造することができる。
図6より、ベース抵抗の低減が可能となり、優れた性能の半導体装置を製造することができることがわかる。
混晶層をシリコン−ゲルマニウムとカーボン(Si1-x-y Gex Cy、略してSiGeC)により構成してもよい。尚、この場合も混晶層にベース部に必要な不純物(例えばボロン等)を含む構成とする。
Claims (8)
- 半導体基体上に、エピタキシャル層から成るベース領域を有するバイポーラトランジスタが形成されて成る半導体装置であって、
シリコン層とシリコン及び他の第IV族元素を有する層により成るシリコン混晶層によって、上記エピタキシャル層から成るベース領域が形成され、
上記シリコン混晶層から成る上記ベース領域のうち、ベース引出し電極部となる部分の上に、多結晶シリコン膜を介してシリサイドが形成されて成る
ことを特徴とする半導体装置。 - 上記シリコン混晶層は、上記第IV族元素としてゲルマニウムを用いて成ることを特徴とする請求項1に記載の半導体装置。
- 上記シリコン混晶層を、上記第IV族元素としてゲルマニウム及びカーボンを用いて成ることを特徴とする請求項1に記載の半導体装置。
- 上記シリサイドとしてコバルトシリサイドを用いて成ることを特徴とする請求項1に記載の半導体装置。
- 半導体基体上に、エピタキシャル層から成るベース領域を有するバイポーラトランジスタが形成されて成る半導体装置を製造する方法であって、
上記半導体基体上に絶縁膜を形成し、該絶縁膜の上記バイポーラトランジスタの形成領域に開口を形成する工程と、
上記開口を含むように、シリコン層とシリコン及び他の第IV族元素を有する層より成るシリコン混晶層をエピタキシャル成長により形成する工程と、
上記シリコン混晶層から成る上記ベース領域のうち、ベース引出し電極部となる部分の上に、多結晶シリコン膜を形成する工程と、
上記多結晶シリコン膜の表面にシリサイドを形成する工程とを有する
ことを特徴とする半導体装置の製造方法。 - 上記シリコン混晶層の上記第IV族元素としてゲルマニウムを用いることを特徴とする請求項5に記載の半導体装置の製造方法。
- 上記シリコン混晶層の上記第IV族元素としてゲルマニウム及びカーボンを用いることを特徴とする請求項5に記載の半導体装置の製造方法。
- 上記シリサイドとしてコバルトシリサイドを形成することを特徴とする請求項5に記載の半導体装置の製造方法。
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