JPH1032255A - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JPH1032255A JPH1032255A JP8187450A JP18745096A JPH1032255A JP H1032255 A JPH1032255 A JP H1032255A JP 8187450 A JP8187450 A JP 8187450A JP 18745096 A JP18745096 A JP 18745096A JP H1032255 A JPH1032255 A JP H1032255A
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- Japan
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- diffusion layer
- channel transistor
- semiconductor device
- output buffer
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- Design And Manufacture Of Integrated Circuits (AREA)
- Electronic Switches (AREA)
- Logic Circuits (AREA)
Abstract
(57)【要約】
【課題】 出力バッファのスイッチング動作特性を容易
に、かつ精密に制御すること。 【解決手段】 トランジスタ２９、２１０の下地の拡散
層幅２１、拡散層長２２を変化させ、拡散層シート抵抗
値に幅を持たせ、この下地を使用した複数のトランスフ
ァーのゲート２１１、２１２を構成し、トランスファー
のゲート２１１、２１２群の出力を時系列的にずらすこ
とにより出力バッファ２１４のスイッチング動作特性を
制御する。
に、かつ精密に制御すること。 【解決手段】 トランジスタ２９、２１０の下地の拡散
層幅２１、拡散層長２２を変化させ、拡散層シート抵抗
値に幅を持たせ、この下地を使用した複数のトランスフ
ァーのゲート２１１、２１２を構成し、トランスファー
のゲート２１１、２１２群の出力を時系列的にずらすこ
とにより出力バッファ２１４のスイッチング動作特性を
制御する。
Description
【０００１】
【発明の属する技術分野】本発明は、高速で複数の出力
バッファを動作させるゲートアレイ集積回路において用
いる半導体装置に属する。
バッファを動作させるゲートアレイ集積回路において用
いる半導体装置に属する。
【０００２】
【従来の技術】従来の半導体装置について図面を使用し
て説明する。図４は、従来の半導体装置におけるゲート
アレイの下地レイアウト図を示している。図５、図６、
および図７は、従来のゲートアレイの下地レイアウトを
使用し、出力バッファの動作を制御した場合の等価回路
図の各例を示している。なお、図４乃至図７において
は、図符号を同じにして説明をする。
て説明する。図４は、従来の半導体装置におけるゲート
アレイの下地レイアウト図を示している。図５、図６、
および図７は、従来のゲートアレイの下地レイアウトを
使用し、出力バッファの動作を制御した場合の等価回路
図の各例を示している。なお、図４乃至図７において
は、図符号を同じにして説明をする。
【０００３】図４乃至図７において、３１はソース・ド
レイン、３２はゲート、３３は出力信号、３５はコンタ
クト、３６〜３８は信号出力、３９は出力バッファの出
力、３１２はＧＮＤ配線、３１３は出力バッファのゲー
ト、３１４はＶＤＤ配線を示している。
レイン、３２はゲート、３３は出力信号、３５はコンタ
クト、３６〜３８は信号出力、３９は出力バッファの出
力、３１２はＧＮＤ配線、３１３は出力バッファのゲー
ト、３１４はＶＤＤ配線を示している。
【０００４】図５に示すようなエンハンスメント型ｎチ
ャネルトランジスタ３１１とｐチャネルトランジスタ３
１９とで構成されたゲートアレイの下地を使用して、図
５に示したポリシリ（抵抗）間配線３４によって出力ト
ランジスタのスイッチングを制御することにより出力バ
ッファの動作特性を制御する。
ャネルトランジスタ３１１とｐチャネルトランジスタ３
１９とで構成されたゲートアレイの下地を使用して、図
５に示したポリシリ（抵抗）間配線３４によって出力ト
ランジスタのスイッチングを制御することにより出力バ
ッファの動作特性を制御する。
【０００５】また、図６に示すように、ゲートアレイの
下地の拡散層内のコンタクト３５数による任意のコンタ
クト抵抗値の設定により、出力トランジスタのスイッチ
ングを制御し、出力バッファの動作特性を制御すること
ができる。
下地の拡散層内のコンタクト３５数による任意のコンタ
クト抵抗値の設定により、出力トランジスタのスイッチ
ングを制御し、出力バッファの動作特性を制御すること
ができる。
【０００６】更に、図７に示すように、エンハンスメン
ト型ｎチャネルトランジスタ３１１とｐチャネルトラン
ジスタ３１０とで複数のトランスファーのゲート３２を
構成し、時系列的に出力トランジスタのスイッチングを
制御し、出力バッファの動作特性を制御することができ
る（例えば実開平４−３５０９５４号公報を参照）。
ト型ｎチャネルトランジスタ３１１とｐチャネルトラン
ジスタ３１０とで複数のトランスファーのゲート３２を
構成し、時系列的に出力トランジスタのスイッチングを
制御し、出力バッファの動作特性を制御することができ
る（例えば実開平４−３５０９５４号公報を参照）。
【０００７】
【発明が解決しようとする課題】上述した従来の半導体
装置の下地構成では、図４乃至図７で示した全ての出力
バッファの動作を制御する回路において、出力バッファ
の立ち上がり、立ち下がり時間、及び遅延時間について
ある程度の制御効果はあるものの、例えば出力バッファ
のスイッチング初期時の立ち上がり、立ち下がり時間に
ついてはほとんど制御できず、遅延時間が大きくなるだ
けというシミュレーション結果が得られている。
装置の下地構成では、図４乃至図７で示した全ての出力
バッファの動作を制御する回路において、出力バッファ
の立ち上がり、立ち下がり時間、及び遅延時間について
ある程度の制御効果はあるものの、例えば出力バッファ
のスイッチング初期時の立ち上がり、立ち下がり時間に
ついてはほとんど制御できず、遅延時間が大きくなるだ
けというシミュレーション結果が得られている。
【０００８】また、図７においては、トランジスタの微
細化に伴い、拡散層内のコンタクト３５数に限りが出て
くるため、これによる出力バッファの動作の制御も実用
的ではない。
細化に伴い、拡散層内のコンタクト３５数に限りが出て
くるため、これによる出力バッファの動作の制御も実用
的ではない。
【０００９】それ故に本発明の課題は、高速で複数の出
力バッファを動作させるゲートアレイ集積回路におい
て、出力バッファのスイッチング動作特性を容易に、か
つ精密に制御する半導体装置を提供することにある。
力バッファを動作させるゲートアレイ集積回路におい
て、出力バッファのスイッチング動作特性を容易に、か
つ精密に制御する半導体装置を提供することにある。
【００１０】
【課題を解決するための手段】本発明によれば、トラン
ジスタの下地の拡散層幅及び拡散層長を変化させ、拡散
層シート抵抗値に幅を持たせ、該下地を使用した複数の
トランスファーゲートを構成し、該トランスファーゲー
ト群の出力を時系列的にずらすことにより出力バッファ
のスイッチング動作特性を制御することを特徴とする半
導体装置が得られる。
ジスタの下地の拡散層幅及び拡散層長を変化させ、拡散
層シート抵抗値に幅を持たせ、該下地を使用した複数の
トランスファーゲートを構成し、該トランスファーゲー
ト群の出力を時系列的にずらすことにより出力バッファ
のスイッチング動作特性を制御することを特徴とする半
導体装置が得られる。
【００１１】
【発明の実施の形態】本発明について、図面を参照して
説明する。図１は、本発明の半導体装置における下地構
成を示すレイアウトを示している。図２は本発明の半導
体装置の一実施の形態例の出力バッファの動作を制御す
る回路のレイアウト図である。図３は本発明の一実施の
形態例の出力バッファの動作を制御する回路の等価回路
図である。
説明する。図１は、本発明の半導体装置における下地構
成を示すレイアウトを示している。図２は本発明の半導
体装置の一実施の形態例の出力バッファの動作を制御す
る回路のレイアウト図である。図３は本発明の一実施の
形態例の出力バッファの動作を制御する回路の等価回路
図である。
【００１２】図１を参照して、半導体装置の下地におい
ては、トランジスタの拡散層幅１１と、拡散層長１２
と、ソース・ドレイン１３と、ゲート１４とを有してい
る。
ては、トランジスタの拡散層幅１１と、拡散層長１２
と、ソース・ドレイン１３と、ゲート１４とを有してい
る。
【００１３】さらに、図２及び図３を参照して、半導体
装置の下地においては、図１に示したトランジスタの拡
散層幅１１をエンハンスメント型ｎチャネルトランジス
タ２９とｐチャネルトランジスタ２１０毎とに変化させ
る。また、トランジスタ２９、２１０の拡散層長２１に
ついても同様に変化させた構成とし、拡散層シート抵抗
値に幅を待たせる。
装置の下地においては、図１に示したトランジスタの拡
散層幅１１をエンハンスメント型ｎチャネルトランジス
タ２９とｐチャネルトランジスタ２１０毎とに変化させ
る。また、トランジスタ２９、２１０の拡散層長２１に
ついても同様に変化させた構成とし、拡散層シート抵抗
値に幅を待たせる。
【００１４】なお、図中の符号２４はゲート、２５はコ
ンタクト、２６は信号入力、２１４は出力バッファの出
力、２１５はＧＮＤ端子、２１６はＶＤＤ配線である。
ンタクト、２６は信号入力、２１４は出力バッファの出
力、２１５はＧＮＤ端子、２１６はＶＤＤ配線である。
【００１５】半導体装置、特にゲートアレイにおいて
は、トランジスタ２９、２１０の下地拡散層幅２１、拡
散層長２２を変化させ、拡散層シート抵抗値に幅を持た
せた下地構成とし、回路としてはエンハンスメント型ｎ
チャネルトランジスタ２９とｐチャネルトランジスタ２
１０とで拡散層幅２１、及び拡散層長２２の異なる複数
のトランスファーのゲート２１１、２１２を構成し、信
号入力側であるほどより拡散層幅２１の狭い、また拡散
層長２２の長いトランスファーのゲート２１１、２１２
を介して出力バッファの動作を制御する信号出力２７、
２８を得て、信号入力２６側から離れるほどより拡散層
幅２１の長い、また拡散層長２２の短いトランスファー
のゲート２１１、２１２を介して出力バッファの動作を
制御する信号出力２７、２８を得る構成とする。また、
これらの信号出力２７、２８が出力バッファのゲートに
入力される。
は、トランジスタ２９、２１０の下地拡散層幅２１、拡
散層長２２を変化させ、拡散層シート抵抗値に幅を持た
せた下地構成とし、回路としてはエンハンスメント型ｎ
チャネルトランジスタ２９とｐチャネルトランジスタ２
１０とで拡散層幅２１、及び拡散層長２２の異なる複数
のトランスファーのゲート２１１、２１２を構成し、信
号入力側であるほどより拡散層幅２１の狭い、また拡散
層長２２の長いトランスファーのゲート２１１、２１２
を介して出力バッファの動作を制御する信号出力２７、
２８を得て、信号入力２６側から離れるほどより拡散層
幅２１の長い、また拡散層長２２の短いトランスファー
のゲート２１１、２１２を介して出力バッファの動作を
制御する信号出力２７、２８を得る構成とする。また、
これらの信号出力２７、２８が出力バッファのゲートに
入力される。
【００１６】回路としてはエンハンスメント型ｎチャネ
ルトランジスタ２９とｐチャネルトランジスタ２１０と
で拡散層幅２１、及び拡散層長２２の異なる複数のトラ
ンスファーゲート２１１、２１２を構成し、信号入力側
であるほど、より拡散層幅２１の狭い、また拡散層長２
２の長いトランスファーゲート２１１を介して出力バッ
ファの動作を制御する信号出力２７を得て、信号入力側
から離れるほどより拡散層幅２１の長い、また拡散層長
２２の短いトランスファーゲート２１２を介して出力バ
ッファの動作を制御する信号出力２８を得るように構成
する。各信号は出力バッファのゲート２１３に入力さ
れ、出力バッファのスイッチングを段階的に行い立ち上
がり時間、立ち下がり時間を大きくし、遅延時間を比較
的抑えたスルーレート出力バッファが実現する。
ルトランジスタ２９とｐチャネルトランジスタ２１０と
で拡散層幅２１、及び拡散層長２２の異なる複数のトラ
ンスファーゲート２１１、２１２を構成し、信号入力側
であるほど、より拡散層幅２１の狭い、また拡散層長２
２の長いトランスファーゲート２１１を介して出力バッ
ファの動作を制御する信号出力２７を得て、信号入力側
から離れるほどより拡散層幅２１の長い、また拡散層長
２２の短いトランスファーゲート２１２を介して出力バ
ッファの動作を制御する信号出力２８を得るように構成
する。各信号は出力バッファのゲート２１３に入力さ
れ、出力バッファのスイッチングを段階的に行い立ち上
がり時間、立ち下がり時間を大きくし、遅延時間を比較
的抑えたスルーレート出力バッファが実現する。
【００１７】したがって、トランジスタ２９、２１０の
下地の拡散層幅２１、拡散層長２２を変化させ、拡散層
シート抵抗値に幅を持たせ、この下地を使用した複数の
トランスファーのゲート２１１、２１２を構成すると、
トランスファーのゲート２１１、２１２群の出力を時系
列的にずらすことにより出力バッファ２１４のスイッチ
ング動作特性を制御することができる。
下地の拡散層幅２１、拡散層長２２を変化させ、拡散層
シート抵抗値に幅を持たせ、この下地を使用した複数の
トランスファーのゲート２１１、２１２を構成すると、
トランスファーのゲート２１１、２１２群の出力を時系
列的にずらすことにより出力バッファ２１４のスイッチ
ング動作特性を制御することができる。
【００１８】また、本発明の下地を使用して構成した、
任意のシート抵抗値を持った複数のトランスファーゲー
ト２１１、２１２を使用し、その出力を時系列的にずら
すことにより出力バッファのスイッチング動作特性を容
易に、かつ精密に制御することができるのは明らかであ
る。
任意のシート抵抗値を持った複数のトランスファーゲー
ト２１１、２１２を使用し、その出力を時系列的にずら
すことにより出力バッファのスイッチング動作特性を容
易に、かつ精密に制御することができるのは明らかであ
る。
【００１９】この実施の形態例では、集積度をあげるた
めｎチャネルトランジスタ２９、ｐチャネルトランジス
タ２１０それぞれ２個ずつ使用して１セルを構成してお
り、トランジスタ２９、２１０の共通のソース・ドレイ
ン２３の領域では、拡散層長２２は同じであるが各トラ
ンジスタ２９、２１０を分離した構成にしても効果は同
じである。
めｎチャネルトランジスタ２９、ｐチャネルトランジス
タ２１０それぞれ２個ずつ使用して１セルを構成してお
り、トランジスタ２９、２１０の共通のソース・ドレイ
ン２３の領域では、拡散層長２２は同じであるが各トラ
ンジスタ２９、２１０を分離した構成にしても効果は同
じである。
【００２０】
【発明の効果】以上説明したように本発明は、半導体装
置、特にゲートアレイにおいて、構成トランジスタの下
地拡散層幅、拡散層長を変化させ、拡散層シート抵抗値
に幅を持たせ、この下地を使用した複数のトランスファ
ーゲートの出力を時系列的にずらす回路を使用すること
により、出力バッファのスイッチング動作特性を容易
に、かつ精密に制御することができる。
置、特にゲートアレイにおいて、構成トランジスタの下
地拡散層幅、拡散層長を変化させ、拡散層シート抵抗値
に幅を持たせ、この下地を使用した複数のトランスファ
ーゲートの出力を時系列的にずらす回路を使用すること
により、出力バッファのスイッチング動作特性を容易
に、かつ精密に制御することができる。
【図１】本発明の半導体装置における下地構成レイアウ
ト図である。
ト図である。
【図２】本発明の半導体装置の第１の実施の形態例の出
力バッファの動作を制御する回路のレイアウト図であ
る。
力バッファの動作を制御する回路のレイアウト図であ
る。
【図３】本発明の第１の実施の形態例の出力バッファの
動作を制御する回路の等価回路図。
動作を制御する回路の等価回路図。
【図４】従来の半導体装置の下地構成レイアウト図であ
る。
る。
【図５】従来の半導体装置の下地を使用した出力バッフ
ァの動作を制御する回路の等価回路図である。
ァの動作を制御する回路の等価回路図である。
【図６】従来の半導体装置の下地を使用した出力バッフ
ァの動作を制御する回路の等価回路図である。
ァの動作を制御する回路の等価回路図である。
【図７】従来の半導体装置の下地を使用した出力バッフ
ァの動作を制御する回路の等価回路図である。
ァの動作を制御する回路の等価回路図である。
１１，２１ 拡散層幅 １２，２２ 拡散層長 １３，２３，３１ ソース・ドレイン １４，２４，３２ ゲート ２５，３５ コンタクト ２６，３３ 信号入力 ２７，２８，３６，３７，３８ 信号出力 ２９，３１１ ｎチャネルトランジスタ ２１０，３１０ ｐチャネルトランジスタ ２１１，２１２ トランスファーゲート ２１３，３１３ 出力バッファのゲート ２１４，３９ 出力バッファの出力 ２１５，３１２ ＧＮＤ配線 ２１６，３１４ ＶＤＤ配線 ３４ ポリシリ間配線
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０３Ｋ 17/12 Ｈ０３Ｋ 19/00 １０１Ｆ 17/687 19/0175
Claims (3)
- 【請求項１】 トランジスタの下地の拡散層幅及び拡散
層長を変化させ、拡散層シート抵抗値に幅を持たせ、該
下地を使用した複数のトランスファーゲートを構成し、
該トランスファーゲート群の出力を時系列的にずらすこ
とにより出力バッファのスイッチング動作特性を制御す
ることを特徴とする半導体装置。 - 【請求項２】 請求項１記載の半導体装置において、前
記複数のトランスファーゲートは、ｎチャネルトランジ
スタとｐチャネルトランジスタとによって構成されてお
り、時系列的に出力バッファのスイッチングを制御する
ことを特徴とする半導体装置。 - 【請求項３】 請求項２記載の半導体装置において、前
記ｎチャネルトランジスタ及び前記ｐチャネルトランジ
スタをそれぞれ２個ずつ使用して１セルを構成し、前記
ｎチャネルトランジスタ及び前記ｐチャネルトランジス
タトランジスタの共通のソース・ドレインの領域では拡
散層長を同じとして前記ｎチャネルトランジスタ及び前
記ｐチャネルトランジスタを分離した構成としたことを
特徴とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8187450A JP2982862B2 (ja) | 1996-07-17 | 1996-07-17 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8187450A JP2982862B2 (ja) | 1996-07-17 | 1996-07-17 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH1032255A true JPH1032255A (ja) | 1998-02-03 |
| JP2982862B2 JP2982862B2 (ja) | 1999-11-29 |
Family
ID=16206295
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8187450A Expired - Lifetime JP2982862B2 (ja) | 1996-07-17 | 1996-07-17 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2982862B2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7541236B2 (en) | 2004-07-06 | 2009-06-02 | Fujitsu Limited | Method for manufacturing semiconductor device |
| JP2009253144A (ja) * | 2008-04-09 | 2009-10-29 | Toshiba Corp | 半導体装置およびその製造方法 |
-
1996
- 1996-07-17 JP JP8187450A patent/JP2982862B2/ja not_active Expired - Lifetime
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7541236B2 (en) | 2004-07-06 | 2009-06-02 | Fujitsu Limited | Method for manufacturing semiconductor device |
| US7910431B2 (en) | 2004-07-06 | 2011-03-22 | Fujitsu Semiconductor Limited | Method for manufacturing semiconductor device |
| JP2009253144A (ja) * | 2008-04-09 | 2009-10-29 | Toshiba Corp | 半導体装置およびその製造方法 |
| US8390076B2 (en) | 2008-04-09 | 2013-03-05 | Kabushiki Kaisha Toshiba | Semiconductor device and manufacturing method thereof |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2982862B2 (ja) | 1999-11-29 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 19990825 |