CN111198588A - 带隙基准参考电路 - Google Patents

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Abstract

本发明公开了一种带隙基准参考电路包括放大器，电压缓冲器，第一晶体管，第一电阻，第二晶体管，第二电阻及漏电流补偿组件。放大器的输入端分别耦接于第一参考端及第二参考端。电压缓冲器耦接于放大器的输出端以输出带差参考电压。第一晶体管耦接于第一参考端及第一电阻，及可接收带差参考电压。第二电阻耦接于第一电阻及系统电压端。第二晶体管耦接于第二参考端及第一电阻，及可接收带差参考电压。漏电流补偿组件耦接于第二晶体管及系统电压端。第一晶体管大于第二晶体管。

Description

带隙基准参考电路
技术领域
本发明是关于带隙基准参考电路，尤指一种能够修正电压失真的带隙基准参考电路。
背景技术
带隙基准参考电路广泛用于集成电路中，用以产生固定电压(带隙基准电压)。带隙基准参考电路产生的固定电压可不因电源供应变动、温度变化及来自装置的电路负载等因素所影响，且可作为电荷泵的参考电压，从而提供系统所须的其他高电压。因此，带隙基准电压的稳定度对系统而言，至为关键。
于现有技术中，带隙基准参考电路虽可于一定的温度范围内提供稳定的带隙基准电压，但当温度达到门坎值，带隙基准电压的失真将变为显着。图1是现有技术中，带压参考电压及温度的关系图。如图1，当温度介于-45℃及155℃之间，带压参考电压可为稳定值，约为1.044伏特。然而，当温度高于155℃时，由于内部漏电流导致系统不稳定，因此会导致带压参考电压急遽上升而不稳定。
发明内容
实施例提供一种带隙基准参考电路。带隙基准参考电路包括第一电流源，第二电流源，放大器，电压缓冲器，第一晶体管，第二晶体管，第一电阻，第二电阻及漏电流补偿组件。
第一电流源耦接于第一参考端，用以提供第一电流。第二电流源耦接于第二参考端，用以提供第二电流。
放大器具有第一输入端、第二输入端及输出端，放大器的第一输入端耦接于第一参考端，而放大器的第二输入端耦接于第二参考端。电压缓冲器耦接于放大器的输出端，用以输出带隙基准电压。
第一晶体管具有第一端、第二端及控制端，第一晶体管的第一端接收第一电流，而第一晶体管的控制端接收带隙基准电压。第一电阻具有第一端及第二端，第一电阻的第一端耦接于第一晶体管的第二端。第二电阻具有第一端及第二端，第二电阻的第一端耦接于第一电阻的第二端，而第二电阻的第二端耦接于第一系统电压端。第二晶体管具有第一端、第二端及控制端，第二晶体管的第一端接收第二电流，第二晶体管的第二端耦接于第一电阻的第二端，而第二晶体管的控制端接收带隙基准电压。第一晶体管的面积大于第二晶体管的面积。
漏电流补偿组件具有第一端及第二端，漏电流补偿组件的第一端耦接于第二晶体管的第一端，而漏电流补偿组件的第二端耦接于第一系统电压端。
附图说明
图1是现有技术中，带隙基准电压及温度的关系图。
图2是实施例中，带隙基准参考电路的示意图。
图3是图2的第一晶体管的结构的示意图。
图4是另一实施例中，带隙基准参考电路的示意图。
其中，附图标记说明如下：
100、200 带隙基准参考电路
110、210 第一电流源
120、220 第二电流源
130 放大器
140 电压缓冲器
150 漏电流补偿组件
T1 第一晶体管
T2 第二晶体管
T3 第三晶体管
T4 第四晶体管
T5 第五晶体管
VBDG 带隙基准电压
R1 第一电阻
R2 第二电阻
R3 第三电阻
R4 第四电阻
R5 第五电阻
NV1 第一系统电压端
NV2 第二系统电压端
NR1 第一参考端
NR2 第二参考端
I1 第一电流
I2 第二电流
IQ1、IQ2 电流
VBE2 基极-发射极电压
ILK1、ILK2、ILK3 漏电流
PT1、PT2 寄生PNP双极结型晶体管
152 NPN双极结型晶体管
N+ N型掺杂区
P+ P型掺杂区
PW P型井
DNW 深N型井
P-sub P型基底
具体实施方式
图2是实施例中，带隙基准参考电路100的示意图。带隙基准参考电路100包括第一电流源110，第二电流源120，放大器130，电压缓冲器140，第一晶体管T1，第一电阻R1，第二电阻R2，第二晶体管T2及漏电流补偿组件150。
第一电流源110可耦接于第一参考端NR1，用以提供第一电流I1。第二电流源120可耦接于第二参考端NR2，用以提供第二电流I2。
如图2所示，第一电流源110可包括第四电阻R4，及第二电流源120可包括第五电阻R5。第四电阻R4可具有第一端耦接于第二系统电压端NV2以接收第二系统电压，及第二端耦接于第一参考端NR1。第五电阻R5具有第一端耦接于第二系统电压端NV2，及第二端耦接于第二参考端NR2。
放大器130具有第一输入端耦接于第一参考端NR1，第二输入端耦接于第二参考端NR2，及输出端。电压缓冲器140可耦接于放大器130的输出端，用以输出带隙基准电压VBDG。
如图2所示，电压缓冲器140可包括第三晶体管T3及第三电阻R3。第三晶体管T3具有第一端耦接于第二系统电压端NV2，第二端用以输出带隙基准电压VBDG，及控制端耦接于放大器130的输出端。第三电阻R3具有第一端耦接于第三晶体管T3的第二端，及第二端耦接于第一系统电压端NV1以接收第一系统电压。图2中，第三晶体管T3可为场效晶体管。
根据实施例，第二系统电压可高于第一系统电压。举例而言，第二系统电压可为系统的操作电压，第一系统电压可为参考电压或系统的地端电压。
电压缓冲器140可用以缓冲放大器130的输出。然而，在一些实施例中，放大器130也可直接输出带隙基准电压VBDG，而不使用电压缓冲器140。
第一晶体管T1具有第一端耦接于第一参考端NR1以接收第一电流I1，第二端，及控制端用以接收带隙基准电压VBDG。
第一电阻R1具有第一端耦接于第一晶体管T1的第二端，及第二端。第二电阻R2具有第一端耦接于第一电阻R1的第二端，及第二端耦接于第一系统电压端NV1。
第二晶体管T2具有第一端耦接于第二参考端NR2以接收第二电流I2，第二端耦接于第一电阻R1的第二端，及控制端用以接收带隙基准电压VBDG。此外，为了降低温度系数对于带隙基准电压VBDG的影响，第一晶体管T1可大于第二晶体管T2。图2中，第一晶体管T1可为第二晶体管T2的N倍大，其中N可大于1。举例而言，N可为8。
图2中，第一晶体管T1及第二晶体管T2可为NPN双极结型晶体管(BJT)。在此示例中，第一晶体管T1的第一端可为集电极，第一晶体管T1的第二端可为发射极，及第一晶体管T1的控制端可为基极。相似于第一晶体管T1，第二晶体管T2的第一端可为集电极，第二端可为发射极，及控制端可为基极。
此外，如图2所示，由于第一晶体管T1及第二晶体管T2的结构使然，会产生寄生PNP双极性晶体管PT1及PT2。图3是第一晶体管T1的结构的示意图。如图3所示，设置于P型井PW的P型掺杂区P+可为第一晶体管T1的基极，设置于P型井PW的N型掺杂区N+可为第一晶体管T1的发射极，设置于深N型井DNW的N型掺杂区N+可为第一晶体管T1的集电极，其中深N型井DNW可包围P型井PW。
因为深N型井DNW设置于P型基底P-sub，故在图3的结构中，会形成寄生PNP双极结型晶体管PT1。也就是说，寄生PNP双极结型晶体管PT1的基极可为设置于深N型井DNW的N型掺杂区N+，发射极可为设置于P型井PW的P型掺杂区P+，及集电极可为可为P型基底P-sub。同理，如图2所示，寄生PNP双极结型晶体管PT2可伴随第二晶体管T2而形成。
根据实施例，带隙基准电压VBDG可表示为等式(1)：
VBDG＝VBE2+(IQ1+IQ2)*R2 等式(1)
在等式(1)中，VBE2可为第二晶体管T2的基极-发射极电压，IQ1可为流经第一晶体管T1的电流，且IQ2可为流经第二晶体管T2的电流。
再者，当带隙基准参考电路100达到稳态且开始输出带隙基准电压VBDG时，第一参考端NR1的电压应可实质上等于第二参考端NR2的电压，及第一电流I1可实质上等于第二电流I2。在此示例中，若无漏电流补偿组件150，电流IQ1及IQ2的关系可如等式(2)所述。
IQ1+ILK1＝IQ2+ILK2 等式(2)
在等式(2)中，ILK1可为寄生PNP双极结型晶体管PT1产生的漏电流，且ILK2可为寄生PNP双极结型晶体管PT2产生的漏电流。因为第一晶体管T1可为第二晶体管T2的N倍大，故第一晶体管T1及第二晶体管T2的发射极面积的比例可为N:1。因此，漏电流ILK1可为漏电流ILK2的N倍。如此一来，等式(2)可改写为等式(3)。
IQ1+(N-1)*ILK2＝IQ2 等式(3)
结合等式(3)及等式(1)，带隙基准电压VBDG可表示为等式(4)。
VBDG＝VBE2+[2*IQ1+(N-1)*ILK2]*R2 等式(4)
在等式(4)中，虽然寄生PNP双极结型晶体管PT1及PT2于一般情况下是为关闭，漏电流ILK1及ILK2仍会在温度上升时剧烈增加，从而导致带隙基准电压VBDG的变动。
为了在高温情况下减少漏电流引发的影响，带隙基准参考电路100可用漏电流补偿组件150来补偿漏电流ILK1。漏电流补偿组件150可具有第一端耦接于第二晶体管T2的第一端，及第二端耦接于第一系统电压端NV1。
如图2所示，漏电流补偿组件150可包括NPN双极结型晶体管152。NPN双极结型晶体管152的集电极可耦接于漏电流补偿组件150的第一端，发射极可耦接于漏电流补偿组件150的第二端，及基极可耦接于NPN双极结型晶体管152的发射极。
因此，NPN双极结型晶体管152通常是关闭的，然而，NPN双极结型晶体管152可能导致漏电流ILK3。在此情况下，伴随漏电流补偿组件150，电流IQ1及IQ2的关系可如等式(5)所示，而非如等式(2)所示。
IQ1+ILK1＝IQ2+ILK2+ILK3 等式(5)
在一些实施例中，第一晶体管T1，第二晶体管T2及NPN双极结型晶体管152的发射极面积的比例可为N:1:(N-1)。因此，晶体管152产生的漏电流ILK3可为漏电流ILK2的(N-1)倍，且等式(5)可被改写为等式(6)。
IQ1＝IQ2 等式(6)
如此一来，带隙基准电压VBDG可被表示为等式(7)。
VBDG＝VBE2+(2*IQ1)*R2 等式(7)
于等式(7)中，漏电流所导致的带隙基准电压VBDG的电压变动可被消除，故带隙基准参考电路100产生的带隙基准电压VBDG可更加稳定，不致被温度改变而影响。
如图2所示，电流源110及120可分别用电阻R4及R5予以实现。然而，在其他实施例中，电流源110及120亦可用其他组件予以实现。
图4为另一实施例中，带隙基准参考电路200的示意图。带隙基准参考电路100及200可具有相似结构及相似的运作原理。然而，带隙基准参考电路200包括第一电流源210及第二电流源220。
如图4所示，第一电流源210包括第四晶体管T4，且第二晶体管220包括第五晶体管T5。在一些实施例中，第四晶体管T4及第五晶体管T5可为场效晶体管。
第四晶体管T4具有第一端耦接于第二系统电压端NV2，第二端耦接于第一参考端NR1，及控制端耦接于放大器130的输出端。第五晶体管T5具有第一端耦接于第二系统电压端NV2，第二端耦接于第二参考端NR2，及控制端耦接于放大器130的输出端。
综上所述，实施例提供的带隙基准参考电路可使用漏电流补偿组件，修正高温情况引发的电压失真。因此，带隙基准参考电路可稳定地产生带隙基准电压，而不受温度情况所影响。
以上所述仅为本发明的优选实施例而已，并不用于限制本发明，对于本领域的技术人员来说，本发明可以有各种更改和变化。凡在本发明的精神和原则之内，所作的任何修改、等同替换、改进等，均应包括在本发明的保护范围之内。

Claims (10)

1.一种带隙基准参考电路，其特征在于，包括：
第一电流源，耦接于第一参考端，用以提供第一电流；
第二电流源，耦接于第二参考端，用以提供第二电流；
放大器，具有耦接于所述第一参考端的第一输入端，耦接于所述第二参考端的第二输入端，及输出端；
电压缓冲器，耦接于所述放大器的所述输出端，用以输出带差参考电压；
第一晶体管，具有用以接收所述第一电流的第一端，第二端，及用以接收所述带差参考电压的控制端；
第一电阻，具有耦接于所述第一晶体管的所述第二端的第一端，及第二端；
第二电阻，具有耦接于所述第一电阻的所述第二端的第一端，及耦接于第一系统电压端的第二端；
第二晶体管，具有用以接收所述第二电流的第一端，耦接于所述第一电阻的所述第二端的第二端，及用以接收所述带差参考电压的控制
端；及
漏电流补偿组件，具有耦接于所述第二晶体管的所述第一端的第一端，
及耦接于所述第一系统电压端的第二端；其中所述第一晶体管的面积大于所述第二晶体管的面积。
2.如权利要求1所述的带隙基准参考电路，其特征在于所述第一晶体管及所述第二晶体管是NPN双极结型晶体管。
3.如权利要求1所述的带隙基准参考电路，其特征在于：
所述第一晶体管的所述第一端是集电极，所述第一晶体管的所述第二端是发射极，及所述第一晶体管的所述控制端是基极；及
所述第二晶体管的所述第一端是集电极，所述第二晶体管的所述第二端是发射极，及所述第二晶体管的所述控制端是基极。
4.如权利要求2所述的带隙基准参考电路，其特征在于：
所述漏电流补偿补偿组件包括NPN双极结型晶体管；及
所述漏电流补偿补偿组件的所述NPN双极结型晶体管具有耦接于所述漏电流补偿组件的所述第一端的集电极，耦接于于所述漏电流补偿组件的所述第二端的发射极，及耦接于所述漏电流补偿补偿组件的所述NPN双极结型晶体管的所述发射极端的基极。
5.如权利要求4所述的带隙基准参考电路，其特征在于：
所述第一晶体管，所述第二晶体管及所述NPN双极结型晶体管的发射极面积的比例为N:1:(N-1)。
6.如权利要求1所述的带隙基准参考电路，其特征在于所述电压缓冲器包括：
第三晶体管，具有耦接于第二系统电压端的第一端，用以输出所述带差参考电压的第二端，及耦接于所述放大器的所述输出端的控制端；及
第三电阻，具有耦接于所述第三晶体管的所述第二端的第一端，及耦接于所述第一系统电压端的第二端。
7.如权利要求6所述的带隙基准参考电路，其特征在于所述第三晶体管是场效晶体管。
8.如权利要求1所述的带隙基准参考电路，其特征在于：
所述第一电流源包括第四晶体管，具有耦接于第二系统电压端的所述第四晶体管的第一端，耦接于所述第一参考端的第二端，及耦接于所述放大器的所述输出端的控制端；及
所述第二电流源包括第五晶体管，具有耦接于所述第二系统电压端的所述第五晶体管的第一端，耦接于所述第二参考端的第二端，及耦接于所述放大器的所述输出端的控制端。
9.如权利要求8所述的带隙基准参考电路，其特征在于所述第四晶体管及所述第五晶体管是场效晶体管。
10.如权利要求1所述的带隙基准参考电路，其特征在于：
所述第一电流源包括第四电阻，所述第四电阻具有耦接于第二系统电压端的第一端，及耦接于所述第一参考端的第二端；及
所述第二电流源包括第五电阻，所述第五电阻具有耦接于所述第二系统电压端的第一端，及耦接于所述第二参考端的第二端。
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