JPH03139709A - 定電流回路 - Google Patents
定電流回路Info
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- JPH03139709A JPH03139709A JP27894289A JP27894289A JPH03139709A JP H03139709 A JPH03139709 A JP H03139709A JP 27894289 A JP27894289 A JP 27894289A JP 27894289 A JP27894289 A JP 27894289A JP H03139709 A JPH03139709 A JP H03139709A
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- 238000012986 modification Methods 0.000 description 2
- 230000004048 modification Effects 0.000 description 2
- FVUJPXXDENYILK-WITUOYQCSA-N (4S)-5-[[(2S)-1-[[(2S)-1-[[(2S)-1-[[(2S)-1-[[(2S)-1-[[(2S)-1-[[(2S)-1-[[(2S)-1-[[(2S)-1-[[(2S)-1-[[(2S)-5-amino-1-[[(2S)-1-[[(2S)-1-[[(2S)-1-[[(2S)-5-amino-1-[[2-[[(2S)-1-[[(2S)-1-amino-3-methyl-1-oxobutan-2-yl]amino]-4-methyl-1-oxopentan-2-yl]amino]-2-oxoethyl]amino]-1,5-dioxopentan-2-yl]amino]-4-methyl-1-oxopentan-2-yl]amino]-4-methyl-1-oxopentan-2-yl]amino]-5-carbamimidamido-1-oxopentan-2-yl]amino]-1,5-dioxopentan-2-yl]amino]-4-methyl-1-oxopentan-2-yl]amino]-5-carbamimidamido-1-oxopentan-2-yl]amino]-1-oxopropan-2-yl]amino]-3-hydroxy-1-oxopropan-2-yl]amino]-3-carboxy-1-oxopropan-2-yl]amino]-5-carbamimidamido-1-oxopentan-2-yl]amino]-4-methyl-1-oxopentan-2-yl]amino]-5-carbamimidamido-1-oxopentan-2-yl]amino]-3-hydroxy-1-oxopropan-2-yl]amino]-4-methyl-1-oxopentan-2-yl]amino]-4-[[(2S)-2-[[(2S,3R)-2-[[(2S)-2-[[(2S,3R)-2-[[(2S)-2-[[(2S)-2-[[(2S)-2-[[(2S)-2-amino-3-(1H-imidazol-5-yl)propanoyl]amino]-3-hydroxypropanoyl]amino]-3-carboxypropanoyl]amino]propanoyl]amino]-3-hydroxybutanoyl]amino]-3-phenylpropanoyl]amino]-3-hydroxybutanoyl]amino]-3-hydroxypropanoyl]amino]-5-oxopentanoic acid Chemical compound CC(C)C[C@H](NC(=O)CNC(=O)[C@H](CCC(N)=O)NC(=O)[C@H](CC(C)C)NC(=O)[C@H](CC(C)C)NC(=O)[C@H](CCCNC(N)=N)NC(=O)[C@H](CCC(N)=O)NC(=O)[C@H](CC(C)C)NC(=O)[C@H](CCCNC(N)=N)NC(=O)[C@H](C)NC(=O)[C@H](CO)NC(=O)[C@H](CC(O)=O)NC(=O)[C@H](CCCNC(N)=N)NC(=O)[C@H](CC(C)C)NC(=O)[C@H](CCCNC(N)=N)NC(=O)[C@H](CO)NC(=O)[C@H](CC(C)C)NC(=O)[C@H](CCC(O)=O)NC(=O)[C@H](CO)NC(=O)[C@@H](NC(=O)[C@H](Cc1ccccc1)NC(=O)[C@@H](NC(=O)[C@H](C)NC(=O)[C@H](CC(O)=O)NC(=O)[C@H](CO)NC(=O)[C@@H](N)Cc1cnc[nH]1)[C@@H](C)O)[C@@H](C)O)C(=O)N[C@@H](C(C)C)C(N)=O FVUJPXXDENYILK-WITUOYQCSA-N 0.000 description 1
- 230000000295 complement effect Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
- 108700043117 vasectrin I Proteins 0.000 description 1
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（産業上の利用分野）
本発明は、相補型ＭＯ８）ランジスタ（以下、ＣＭＯＳ
という）等で構成したアンプ等のバイパス回路に用いら
れる定電流回路に関するものである。
という）等で構成したアンプ等のバイパス回路に用いら
れる定電流回路に関するものである。
（従来の技術）
従来、この種の分野の技術としては、例えば、第２図の
ようなものがあった。以下、その構成を図を用いて説明
する。
ようなものがあった。以下、その構成を図を用いて説明
する。
第２図は、従来の定電流回路の一構成例を示す回路図で
ある。
ある。
この定電流回路は、正側電源ＶＤＤと負側電源■ＳＳと
の間に、直列接続されたＰチャネル型ＭＯＳトランジス
タ（以下、Ｐ−ＭＯＳという）１゜２およびＮチャネル
ＭＯＳトランジスタ（以下、Ｎ−ＭＯＳという）３とを
有している。さらに、出力端子５と負側電源■ＳＳとの
間にＮ−ＭＯＳ４が接続され、そのＮ−ＭＯＳ４のゲー
トがＮＭＯＳ３のゲートに接続され、そのＮ−ＭＯＳ４
のゲートがＮ−ＭＯＳ３のゲートに接続されている。そ
して、Ｎ−ＭＯＳ３，４て゛カレントミラー回路が構成
されている。
の間に、直列接続されたＰチャネル型ＭＯＳトランジス
タ（以下、Ｐ−ＭＯＳという）１゜２およびＮチャネル
ＭＯＳトランジスタ（以下、Ｎ−ＭＯＳという）３とを
有している。さらに、出力端子５と負側電源■ＳＳとの
間にＮ−ＭＯＳ４が接続され、そのＮ−ＭＯＳ４のゲー
トがＮＭＯＳ３のゲートに接続され、そのＮ−ＭＯＳ４
のゲートがＮ−ＭＯＳ３のゲートに接続されている。そ
して、Ｎ−ＭＯＳ３，４て゛カレントミラー回路が構成
されている。
次に、動作を説明する。
まず、正側電源ＶＤＤおよび負側電源ＶＳＳ間の電源電
圧とＰ−ＭＯ３Ｌ、２のオン抵抗とにより、Ｐ−ＭＯ８
Ｌ、２およびＮ−ＭＯ８３を介して正側電源ＶＤＤおよ
び負側電源ＶＳＳ間を流れる電流■１が発生する。さら
に、Ｎ−ＭＯ８３゜４のカレントミラー回路により、Ｎ
−ＭＯ８３゜４の面積比に対応した出力電流Ｉ２が出力
端子５から出力される。
圧とＰ−ＭＯ３Ｌ、２のオン抵抗とにより、Ｐ−ＭＯ８
Ｌ、２およびＮ−ＭＯ８３を介して正側電源ＶＤＤおよ
び負側電源ＶＳＳ間を流れる電流■１が発生する。さら
に、Ｎ−ＭＯ８３゜４のカレントミラー回路により、Ｎ
−ＭＯ８３゜４の面積比に対応した出力電流Ｉ２が出力
端子５から出力される。
（発明が解決しようとする課題）
しかしながら、上記構成の定電流回路では、次のような
課題があった。
課題があった。
Ｐ−ＭＯ８Ｉ、２およびＮ−ＭＯ８３，４のスレッショ
ルド電圧値ｖｔｈは、予め設計段階で定められた値に対
して完全に一致せず、通常、誤差がある。さらに、例え
ば、電池の消耗等のため、正側電源ＶＤＤと負側電源■
ＳＳとの間の電源電圧が変動する。これらにより、一定
であるべき出力電流Ｉ２に誤差が生ずるという問題があ
った。
ルド電圧値ｖｔｈは、予め設計段階で定められた値に対
して完全に一致せず、通常、誤差がある。さらに、例え
ば、電池の消耗等のため、正側電源ＶＤＤと負側電源■
ＳＳとの間の電源電圧が変動する。これらにより、一定
であるべき出力電流Ｉ２に誤差が生ずるという問題があ
った。
本発明は、前記従来技術の持っていた課題として出力電
流に誤差が生ずる点について解決した定電流回路を提供
するものである。
流に誤差が生ずる点について解決した定電流回路を提供
するものである。
（課題を解決するための手段〉
本発明は、前記課題を解決するために、コレクタ及びベ
ースが電源側に接続された一段または複数段のバイポー
ラトランジスタと、前記バイポーラトランジスタのベー
ス・エミッタ間電圧がソースに印加され、ゲート及びド
レインが共通接続された第１のＦＥＴと、前記第１のＦ
ＢＴと同一のトランジスタ特性を有し、ゲートが前記第
１のＦＥＴのゲートに接続された第２のＦＥＴと、前記
第２のＦＥＴのソースに接続されたインピーダンス素子
とを備えたものである。
ースが電源側に接続された一段または複数段のバイポー
ラトランジスタと、前記バイポーラトランジスタのベー
ス・エミッタ間電圧がソースに印加され、ゲート及びド
レインが共通接続された第１のＦＥＴと、前記第１のＦ
ＢＴと同一のトランジスタ特性を有し、ゲートが前記第
１のＦＥＴのゲートに接続された第２のＦＥＴと、前記
第２のＦＥＴのソースに接続されたインピーダンス素子
とを備えたものである。
（作用）
本発明は、以上のように定電流回路を構成したので、各
バイポーラトランジスタのエミッタには、前段までのベ
ース・エミッタ間電圧の合計の電圧が発生する。第１お
よび第２のＦＥＴは、そのベース・エミッタ間電圧の合
計値をインピーダンス素子の両端に印加するように働く
。インピーダンス素子は、前記ベース・エミッタ間電圧
により一定電流を発生するように働く。
バイポーラトランジスタのエミッタには、前段までのベ
ース・エミッタ間電圧の合計の電圧が発生する。第１お
よび第２のＦＥＴは、そのベース・エミッタ間電圧の合
計値をインピーダンス素子の両端に印加するように働く
。インピーダンス素子は、前記ベース・エミッタ間電圧
により一定電流を発生するように働く。
したがって、前記課題を解決できるのである。
（実施例）
第１図は、本発明の実施例を示す定電流回路の回路図で
ある。
ある。
この定電流回路は、正側電源ＶＤＤにベースおよびコレ
クタが接続されたＮＰＮ）ランジスタ１０を有し、その
トランジスタ１０のエミッタが１ＭＯ８１１のソースお
よびＮＰＮトランジスタ１２のベースにそれぞれ接続さ
れている。そのＰ−ＭＯＳｉ２のドレインおよびゲート
がＰ−ＭＯＳｉ２のソースに、Ｐ−ＭＯＳｉ２のドレイ
ンおよびゲートがＮ−ＭＯＳｉ２のドレインおよびゲー
トにそれぞれ接続されている。そして、Ｎ−ＭＯＳｉ４
のソースが負側電源■ＳＳに接続されている。ここで、
Ｐ−ＭＯ８ＩＩ、１３は電流１１生成するための負荷用
素子である。
クタが接続されたＮＰＮ）ランジスタ１０を有し、その
トランジスタ１０のエミッタが１ＭＯ８１１のソースお
よびＮＰＮトランジスタ１２のベースにそれぞれ接続さ
れている。そのＰ−ＭＯＳｉ２のドレインおよびゲート
がＰ−ＭＯＳｉ２のソースに、Ｐ−ＭＯＳｉ２のドレイ
ンおよびゲートがＮ−ＭＯＳｉ２のドレインおよびゲー
トにそれぞれ接続されている。そして、Ｎ−ＭＯＳｉ４
のソースが負側電源■ＳＳに接続されている。ここで、
Ｐ−ＭＯ８ＩＩ、１３は電流１１生成するための負荷用
素子である。
さらに、トランジスタ１２のコレクタが正側電源ＶＤＤ
に、エミッタがＰ−ＭＯＳｉ２のソースにそれぞれ接続
され、そのＰ−ＭＯＳｉ２のゲートおよびドレインがＮ
−ＭＯＳｉ２のドレインに接続されている。そのＮ−Ｍ
ＯＳｉ２のゲートがＮ−ＭＯＳｉ２のゲートに、ソース
が負側電源ＶＳＳにそれぞれ接続されている。これらＮ
−ＭＯ８１４，１６で電流■２生成用のカレントミラー
回路を構成している。
に、エミッタがＰ−ＭＯＳｉ２のソースにそれぞれ接続
され、そのＰ−ＭＯＳｉ２のゲートおよびドレインがＮ
−ＭＯＳｉ２のドレインに接続されている。そのＮ−Ｍ
ＯＳｉ２のゲートがＮ−ＭＯＳｉ２のゲートに、ソース
が負側電源ＶＳＳにそれぞれ接続されている。これらＮ
−ＭＯ８１４，１６で電流■２生成用のカレントミラー
回路を構成している。
また、正側電源ＶＤＤが電流１１生成用の抵抗１７を介
してＰ−ＭＯＳｉ２のソースに接続され、そのＰ−ＭＯ
Ｓｉ２のドレインがＮ−ＭＯＳｉ２のドレイン及びゲー
トに接続されている。さらに、そのＮ−ＭＯＳｉ２のソ
ースが負側電源ＶＳＳに接続され、ゲートがＮ−ＭＯ８
２０のゲートに接続されている。Ｎ−ＭＯ８２０のソー
スが負側電源ＶＳＳに、ドレインが出力端子２１にそれ
ぞれ接続されている。そして、これらＮ−ＭＯＳｉ２゜
２０で電流■４生成用のカレントミラー回路が構成され
ている。
してＰ−ＭＯＳｉ２のソースに接続され、そのＰ−ＭＯ
Ｓｉ２のドレインがＮ−ＭＯＳｉ２のドレイン及びゲー
トに接続されている。さらに、そのＮ−ＭＯＳｉ２のソ
ースが負側電源ＶＳＳに接続され、ゲートがＮ−ＭＯ８
２０のゲートに接続されている。Ｎ−ＭＯ８２０のソー
スが負側電源ＶＳＳに、ドレインが出力端子２１にそれ
ぞれ接続されている。そして、これらＮ−ＭＯＳｉ２゜
２０で電流■４生成用のカレントミラー回路が構成され
ている。
以上のように構成される定電流回路は、次のように動作
する。
する。
まず、Ｐ−ＭＯ３ＩＩ、１３のオン抵抗と、正側電源Ｖ
ＤＤおよび負側電源ＶＳＳ間の電源電圧とによって、正
側電源ＶＤＤおよび負側電源７８８間に、ＮＰＮ）ラン
ジスタ１０、Ｐ−ＭＯＳｉ２．１３、Ｎ−ＭＯＳｉ２を
介して流れる電流■１が発生する。すると、Ｎ−ＭＯＳ
ｉ２．１６のカレントミラー回路によって電流■１に対
応した電流■２がＮ−ＭＯＳｉ２のドレイン・ソース間
に発生する。このため、ＮＰＮトランジスタ１２、Ｐ−
ＭＯＳｉ２およびＮ−ＭＯＳｉ２を介して流れる電流Ｉ
２が発生する。このように、ＮＰＮトランジスタ１０．
１２に電流１１．Ｉ２がそれぞれ供給され、これらＮＰ
Ｎ）ランジスタ１０．１２の電圧降下により、Ｐ−ＩＶ
ＩＯ８１５のソース電圧ＶＳ１が次式に従い得られる。
ＤＤおよび負側電源ＶＳＳ間の電源電圧とによって、正
側電源ＶＤＤおよび負側電源７８８間に、ＮＰＮ）ラン
ジスタ１０、Ｐ−ＭＯＳｉ２．１３、Ｎ−ＭＯＳｉ２を
介して流れる電流■１が発生する。すると、Ｎ−ＭＯＳ
ｉ２．１６のカレントミラー回路によって電流■１に対
応した電流■２がＮ−ＭＯＳｉ２のドレイン・ソース間
に発生する。このため、ＮＰＮトランジスタ１２、Ｐ−
ＭＯＳｉ２およびＮ−ＭＯＳｉ２を介して流れる電流Ｉ
２が発生する。このように、ＮＰＮトランジスタ１０．
１２に電流１１．Ｉ２がそれぞれ供給され、これらＮＰ
Ｎ）ランジスタ１０．１２の電圧降下により、Ｐ−ＩＶ
ＩＯ８１５のソース電圧ＶＳ１が次式に従い得られる。
ＶＳ １ ＝ＶＢＥ １０＋ＶＢＥ １２但し、■ＢＥ
１０；トランジスタ１０のベース・エミッタ間電圧 ■ＢＥ１２；トランジスタ１２のベー ス・エミッタ間電圧 この時、Ｐ−ＭＯＳｉ２のソースにはＰ−ＭＯＳｉ２の
ソース電圧■Ｓ１に対応した電圧ＶＳ２が発生する。そ
の電圧ＶＳ２と抵抗１７とにより電流■３が生成され、
その電流■３がＮ−ＭＯＳｉ２に供給される。そして、
Ｎ−ＭＯＳｉ２．２０で構成されるカレントミラー回路
によって電流■３に対応した電流Ｉ４が、Ｎ−ＭＯ８２
０のドレイン・ソース間に発生し、出力端子２１から出
力される。
１０；トランジスタ１０のベース・エミッタ間電圧 ■ＢＥ１２；トランジスタ１２のベー ス・エミッタ間電圧 この時、Ｐ−ＭＯＳｉ２のソースにはＰ−ＭＯＳｉ２の
ソース電圧■Ｓ１に対応した電圧ＶＳ２が発生する。そ
の電圧ＶＳ２と抵抗１７とにより電流■３が生成され、
その電流■３がＮ−ＭＯＳｉ２に供給される。そして、
Ｎ−ＭＯＳｉ２．２０で構成されるカレントミラー回路
によって電流■３に対応した電流Ｉ４が、Ｎ−ＭＯ８２
０のドレイン・ソース間に発生し、出力端子２１から出
力される。
本実施例は、次のような利点を有している。
（１） −殻間に、ＮＰＮ）ランジスタのベース・エミ
ッタ間電圧ＶＢＥは、次式のように示される。
ッタ間電圧ＶＢＥは、次式のように示される。
ＶＢＥ＝ （Ｋ−’ｒ、／ｑ＞ ・、ｕ ｎ （ＩＥ／
ＩＳ）但し、Ｋ；ボルツマン定数 （８，６３Ｘ１０−”ｅＶ／’Ｋ） Ｔ；絶対温度（°Ｋ） ｑ；電子電荷（１，６Ｘ１０−１９） ＩＥ、エミッタ電流 ＩＳ、逆方向飽和電流 したがって、トランジスタ１０のベース・エミッタ間電
圧ＶＢＥ１０は、 ｖＢＥ１０＝（Ｋ−Ｔ／ｑ）＝、１ｌｎ（１１／ＩＳ＞
で示され、トランジスタ１２のベース・エミッタ間電圧
ＶＢＥ１２は、 ＶＢＥ１２＝（Ｋ−Ｔ／ｑ）、、＊ｎ（Ｉ２／ＩＳ＞で
表される。これにより、Ｐ−ＭＯＳｉ２のソース電圧■
Ｓ１は、 ＶＳ １＝ＶＢＥ １０＋ＶＢＥ １２で示され、正側
電源ＶＤＤおよび負側電源７８８間の電源電圧の変動と
、ＭＯＳトランジスタのスレッショルド電圧値ｖｔｈの
バラツキに影響されない電圧をＰ−ＭＯＳｉ２のソース
に与えることができる。
ＩＳ）但し、Ｋ；ボルツマン定数 （８，６３Ｘ１０−”ｅＶ／’Ｋ） Ｔ；絶対温度（°Ｋ） ｑ；電子電荷（１，６Ｘ１０−１９） ＩＥ、エミッタ電流 ＩＳ、逆方向飽和電流 したがって、トランジスタ１０のベース・エミッタ間電
圧ＶＢＥ１０は、 ｖＢＥ１０＝（Ｋ−Ｔ／ｑ）＝、１ｌｎ（１１／ＩＳ＞
で示され、トランジスタ１２のベース・エミッタ間電圧
ＶＢＥ１２は、 ＶＢＥ１２＝（Ｋ−Ｔ／ｑ）、、＊ｎ（Ｉ２／ＩＳ＞で
表される。これにより、Ｐ−ＭＯＳｉ２のソース電圧■
Ｓ１は、 ＶＳ １＝ＶＢＥ １０＋ＶＢＥ １２で示され、正側
電源ＶＤＤおよび負側電源７８８間の電源電圧の変動と
、ＭＯＳトランジスタのスレッショルド電圧値ｖｔｈの
バラツキに影響されない電圧をＰ−ＭＯＳｉ２のソース
に与えることができる。
（２） Ｐ−ＭＯＳｉ２．１８は、同一の製造工程に
おいて同一面積で、しかも互いに近傍に製造されるため
、それぞれのスレッシヨレベル電圧値ｖｔｈのバラツキ
は相殺され、Ｐ−ＭＯＳｉ２゜１８の各ソース電圧ＶＳ
Ｉ、ＶＳ２が同一電圧となる。
おいて同一面積で、しかも互いに近傍に製造されるため
、それぞれのスレッシヨレベル電圧値ｖｔｈのバラツキ
は相殺され、Ｐ−ＭＯＳｉ２゜１８の各ソース電圧ＶＳ
Ｉ、ＶＳ２が同一電圧となる。
電流Ｉ３は、Ｐ−ＭＯＳｉ２のソース電圧ｖｓ２を抵抗
１７で割った値になり、出力電流■４は、Ｎ−ＭＯＳｉ
２．２０によるカレントミラー回路により、電流■３に
対応した値となる。したがって、出力電流■４は、ＭＯ
Ｓトランジスタのスレッショルド電圧ｖｔｈのバラツキ
と電源電圧の変動に影響されることがない。
１７で割った値になり、出力電流■４は、Ｎ−ＭＯＳｉ
２．２０によるカレントミラー回路により、電流■３に
対応した値となる。したがって、出力電流■４は、ＭＯ
Ｓトランジスタのスレッショルド電圧ｖｔｈのバラツキ
と電源電圧の変動に影響されることがない。
なお、本発明は図示の実施例に限定されず、種々の変形
が可能である。その変形例としては、例えば次のような
ものがある。
が可能である。その変形例としては、例えば次のような
ものがある。
（ａ） 上記実施例では、ＮＰＮトランジスタ１０．
１２をＰＮＰトランジスタに、Ｐ−ＭＯ３Ｉ１．１３，
１５．１８をＮ−ＭＯＳに、Ｎ−ＭＯ８１４，１６，１
９，２０をＰ−ＭＯＳに、それぞれ代えることも可能で
ある。その場合、正側電源ＶＤＤ及び負側電源■ＳＳを
それぞれ置き換える必要がある。
１２をＰＮＰトランジスタに、Ｐ−ＭＯ３Ｉ１．１３，
１５．１８をＮ−ＭＯＳに、Ｎ−ＭＯ８１４，１６，１
９，２０をＰ−ＭＯＳに、それぞれ代えることも可能で
ある。その場合、正側電源ＶＤＤ及び負側電源■ＳＳを
それぞれ置き換える必要がある。
（ｂ） 上記実施例はインピーダンス素子に抵抗１７
を用いたが、他の負荷用の素子を用いてもよい。
を用いたが、他の負荷用の素子を用いてもよい。
（発明の効果）
以上詳細に説明したように、本発明によれば、バイポー
ラトランジスタのベース・エミッタ間電圧に基づいて一
定電圧を発生させ、その一定電圧とインピーダンス素子
とによって電流を生成するようにしたので、出力電流が
電源電圧やＦＥＴのスレッショルド電圧値の誤差によっ
て影響されることがなく、所望の一定電流が得られる。
ラトランジスタのベース・エミッタ間電圧に基づいて一
定電圧を発生させ、その一定電圧とインピーダンス素子
とによって電流を生成するようにしたので、出力電流が
電源電圧やＦＥＴのスレッショルド電圧値の誤差によっ
て影響されることがなく、所望の一定電流が得られる。
第１図は本発明の実施例を示す定電流回路の回路図、第
２図は従来の定電流回路の回路図である。 １０．１２・・・・・・バイポーラトランジスタ、１５
゜１８・・・・・・第１．第２のＦＥＴ、１７・・・・
・・インピーダンス素子、ＶＤＤ・・・・・・電源電圧
、ＶＳＳ・・・・・・接地電圧、■ ・・・・・出力電
流。 ４゛
２図は従来の定電流回路の回路図である。 １０．１２・・・・・・バイポーラトランジスタ、１５
゜１８・・・・・・第１．第２のＦＥＴ、１７・・・・
・・インピーダンス素子、ＶＤＤ・・・・・・電源電圧
、ＶＳＳ・・・・・・接地電圧、■ ・・・・・出力電
流。 ４゛
Claims (1)
- 【特許請求の範囲】 コレクタ及びベースが電源側に接続された一段または複
数段のバイポーラトランジスタと、前記バイポーラトラ
ンジスタのベース・エミッタ間電圧がソースに印加され
、ゲート及びドレインが共通接続された第１のＦＥＴと
、 前記第１のＦＥＴと同一のトランジスタ特性を有し、ゲ
ートが前記第１のＦＥＴのゲートに接続された第２のＦ
ＥＴと、 前記第２のＦＥＴのソースに接続されたインピーダンス
素子とを備えたことを特徴とする定電流回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1278942A JP2772069B2 (ja) | 1989-10-26 | 1989-10-26 | 定電流回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1278942A JP2772069B2 (ja) | 1989-10-26 | 1989-10-26 | 定電流回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH03139709A true JPH03139709A (ja) | 1991-06-13 |
| JP2772069B2 JP2772069B2 (ja) | 1998-07-02 |
Family
ID=17604213
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1278942A Expired - Lifetime JP2772069B2 (ja) | 1989-10-26 | 1989-10-26 | 定電流回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2772069B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP1347570A1 (en) * | 2002-03-20 | 2003-09-24 | Motorola, Inc. | Temperature-stable bias circuit for an integrated circuit field-effect transistor |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60159919A (ja) * | 1984-01-09 | 1985-08-21 | モトローラ・インコーポレーテツド | ほぼ零温度係数を有するバイアス電流基準回路 |
| JPH0290306A (ja) * | 1988-08-04 | 1990-03-29 | Texas Instr Inc <Ti> | 温度に無関係な電流基準回路 |
-
1989
- 1989-10-26 JP JP1278942A patent/JP2772069B2/ja not_active Expired - Lifetime
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60159919A (ja) * | 1984-01-09 | 1985-08-21 | モトローラ・インコーポレーテツド | ほぼ零温度係数を有するバイアス電流基準回路 |
| JPH0290306A (ja) * | 1988-08-04 | 1990-03-29 | Texas Instr Inc <Ti> | 温度に無関係な電流基準回路 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP1347570A1 (en) * | 2002-03-20 | 2003-09-24 | Motorola, Inc. | Temperature-stable bias circuit for an integrated circuit field-effect transistor |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2772069B2 (ja) | 1998-07-02 |
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