JPH0479002B2 - - Google Patents
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- JPH0479002B2 JPH0479002B2 JP58137949A JP13794983A JPH0479002B2 JP H0479002 B2 JPH0479002 B2 JP H0479002B2 JP 58137949 A JP58137949 A JP 58137949A JP 13794983 A JP13794983 A JP 13794983A JP H0479002 B2 JPH0479002 B2 JP H0479002B2
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- Japan
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- transistor
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- 238000000034 method Methods 0.000 description 4
- 230000015556 catabolic process Effects 0.000 description 1
- 230000007423 decrease Effects 0.000 description 1
- 230000001419 dependent effect Effects 0.000 description 1
- 238000010586 diagram Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 239000004065 semiconductor Substances 0.000 description 1
Classifications
-
- G—PHYSICS
- G05—CONTROLLING; REGULATING
- G05F—SYSTEMS FOR REGULATING ELECTRIC OR MAGNETIC VARIABLES
- G05F3/00—Non-retroactive systems for regulating electric variables by using an uncontrolled element, or an uncontrolled combination of elements, such element or such combination having self-regulating properties
- G05F3/02—Regulating voltage or current
- G05F3/08—Regulating voltage or current wherein the variable is dc
- G05F3/10—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics
- G05F3/16—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics being semiconductor devices
- G05F3/20—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics being semiconductor devices using diode- transistor combinations
- G05F3/24—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics being semiconductor devices using diode- transistor combinations wherein the transistors are of the field-effect type only
- G05F3/242—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics being semiconductor devices using diode- transistor combinations wherein the transistors are of the field-effect type only with compensation for device parameters, e.g. channel width modulation, threshold voltage, processing, or external variations, e.g. temperature, loading, supply voltage
- G05F3/247—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics being semiconductor devices using diode- transistor combinations wherein the transistors are of the field-effect type only with compensation for device parameters, e.g. channel width modulation, threshold voltage, processing, or external variations, e.g. temperature, loading, supply voltage producing a voltage or current as a predetermined function of the supply voltage
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- Radar, Positioning & Navigation (AREA)
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- Control Of Electrical Variables (AREA)
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- Logic Circuits (AREA)
Description
【発明の詳細な説明】
本発明は、基準電圧回路さらに具体的にいえば
半導体チツプ上に複数のFET装置を含む基準電
圧回路に関するものである。
半導体チツプ上に複数のFET装置を含む基準電
圧回路に関するものである。
一定の基準電圧を必要とする回路の応用分野は
数多く、電圧調整器、アナログ比較器、アナロ
グ・デジタル変換器、位相ロツク・ループなどが
含まれている。バイポーラ・トランジスタ技術で
は、Ｐ−ｎ接合のブレークダウン特性を用いるこ
とによつて、容易に一定電圧電源が実現できる。
しかし順方向バイアス接合ないし電子なだれ接合
は、一般にFET装置の正常な機能には利用され
ていないので、FET技術における正確な基準電
圧の生成は、特に挑戦するに値する。
数多く、電圧調整器、アナログ比較器、アナロ
グ・デジタル変換器、位相ロツク・ループなどが
含まれている。バイポーラ・トランジスタ技術で
は、Ｐ−ｎ接合のブレークダウン特性を用いるこ
とによつて、容易に一定電圧電源が実現できる。
しかし順方向バイアス接合ないし電子なだれ接合
は、一般にFET装置の正常な機能には利用され
ていないので、FET技術における正確な基準電
圧の生成は、特に挑戦するに値する。
FET技術のために様々な電圧基準回路が開発
されており、これらの回路は、大部分の用途では
満足すべき動作をもたらしている。しかし、回路
密度を増大させようとする試みから、大きなプロ
セス変動と電力要件を減らす低電圧回路を特徴と
するVLSI FET回路が現れた。既存のFET電圧
基準回路は、VLSIFET回路に必要な負荷変動の
補償、電源変化の補償、プロセス．パラメータ変
化の補償をもたないことがわかつた。
されており、これらの回路は、大部分の用途では
満足すべき動作をもたらしている。しかし、回路
密度を増大させようとする試みから、大きなプロ
セス変動と電力要件を減らす低電圧回路を特徴と
するVLSI FET回路が現れた。既存のFET電圧
基準回路は、VLSIFET回路に必要な負荷変動の
補償、電源変化の補償、プロセス．パラメータ変
化の補償をもたないことがわかつた。
従つて、安定性とダイナミツク・レンジの増大
した電圧基準回路をもたらすことが本発明の主目
的である。
した電圧基準回路をもたらすことが本発明の主目
的である。
本発明の第２の目的はVLSI FTE回路に適し
たオンチツプ電圧基準回路をもたらすことであ
る。
たオンチツプ電圧基準回路をもたらすことであ
る。
本願発明によれば、電圧電源と出力ノードに接
続されたデプレツシヨン型FETトランジスタ、
および出力ノードと基準電位GNDの間に直列接
続された３つのエンハンスメント型FETトラン
ジスタと、さらにこれらのトランジスタに並列に
接続された、２つの直列接続されたデプレツシヨ
ン型FETトランジスタとから構成される基準電
圧発生回路により、予め定めた大きさの一定基準
電圧を出力ノードに発生させることができる。こ
の装置はデプレツシヨン・モードおよびエンハン
スメント・モードのFET装置の両方を含んでお
り特定の具体例ではｎ−チヤネル装置である。
続されたデプレツシヨン型FETトランジスタ、
および出力ノードと基準電位GNDの間に直列接
続された３つのエンハンスメント型FETトラン
ジスタと、さらにこれらのトランジスタに並列に
接続された、２つの直列接続されたデプレツシヨ
ン型FETトランジスタとから構成される基準電
圧発生回路により、予め定めた大きさの一定基準
電圧を出力ノードに発生させることができる。こ
の装置はデプレツシヨン・モードおよびエンハン
スメント・モードのFET装置の両方を含んでお
り特定の具体例ではｎ−チヤネル装置である。
電圧基準回路は、エンハンスメント・モードお
よびデプレツシヨン・モードのIG FET装置で製
造されるが、その回路を第１図に示してある。エ
ンハンスメント・モード装置もデプレツシヨン・
モード装置も、共にｎ−チヤネル装置である。第
２図に示した典型的な動作特性は、ｎチヤネル・
デプレツシヨン・モード装置が、通常オン（ゲー
ト・ソース電圧＝０）であることを示しており、
第３図に示した動作特性は、ｎチヤネル・エンハ
ンスメント・モード装置が通常オフ（ゲート・ソ
ース電圧＝０）であることを示している。
よびデプレツシヨン・モードのIG FET装置で製
造されるが、その回路を第１図に示してある。エ
ンハンスメント・モード装置もデプレツシヨン・
モード装置も、共にｎ−チヤネル装置である。第
２図に示した典型的な動作特性は、ｎチヤネル・
デプレツシヨン・モード装置が、通常オン（ゲー
ト・ソース電圧＝０）であることを示しており、
第３図に示した動作特性は、ｎチヤネル・エンハ
ンスメント・モード装置が通常オフ（ゲート・ソ
ース電圧＝０）であることを示している。
この回路は、第１のデプレツシヨン・モード・
トランジスタＴ１を含んでおり、そのドレインは
プラスの電源電圧VPの電源１４に接続され、そ
のソースは第１のノード１０に接続され、そのゲ
ートは出力ノード１２に接続されている。
トランジスタＴ１を含んでおり、そのドレインは
プラスの電源電圧VPの電源１４に接続され、そ
のソースは第１のノード１０に接続され、そのゲ
ートは出力ノード１２に接続されている。
第２のデプレツシヨン・モード・FETトラン
ジスタＴ２は、そのドレインがプラス電源電圧
VPに接続され、そのソースが出力ノード１２に
接続され、そのゲートがそのソースに接続されて
いる。
ジスタＴ２は、そのドレインがプラス電源電圧
VPに接続され、そのソースが出力ノード１２に
接続され、そのゲートがそのソースに接続されて
いる。
第３のデプレツシヨン・モード・FETトラン
ジスタＴ３は、そのドレインが第１のノード１０
に接続され、そのソースが基準電位GNDの電源
１６に接続され、そのゲートがそのドレインに接
続されている。
ジスタＴ３は、そのドレインが第１のノード１０
に接続され、そのソースが基準電位GNDの電源
１６に接続され、そのゲートがそのドレインに接
続されている。
第１のエンハンスメント・モードFETトラン
ジスタＴ４は、そのドレインが出力ノード１２に
接続され、そのソースが第１の中間点に接続さ
れ、そのゲートがそのドレインに接続されてい
る。
ジスタＴ４は、そのドレインが出力ノード１２に
接続され、そのソースが第１の中間点に接続さ
れ、そのゲートがそのドレインに接続されてい
る。
第２のエンハンスメント・モードFETトラン
ジスタＴ５は、そのドレインが第１の中間点に接
続され、そのソースが第２の中間点に接続され、
そのゲートがプラス電源電圧VPに接続されてい
る。
ジスタＴ５は、そのドレインが第１の中間点に接
続され、そのソースが第２の中間点に接続され、
そのゲートがプラス電源電圧VPに接続されてい
る。
第３のエンハンスメント・モードFETトラン
ジスタＴ６は、そのドレインが第２の中間点に接
続され、そのソースが基準電位GNDに接続され、
そのゲートが第１のノード１０に接続されてい
る。
ジスタＴ６は、そのドレインが第２の中間点に接
続され、そのソースが基準電位GNDに接続され、
そのゲートが第１のノード１０に接続されてい
る。
この回路は、出力ノード１２で、補償基準電圧
Voutを生成する働きをする。第２のデプレツシ
ヨン・モード・トランジスタＴ２は、プラス電源
電圧VPと出力ノード１２の間に接続されている。
このデバイスのゲートは、一定の電流電源をもた
らすため、そのソースに連結されている。
Voutを生成する働きをする。第２のデプレツシ
ヨン・モード・トランジスタＴ２は、プラス電源
電圧VPと出力ノード１２の間に接続されている。
このデバイスのゲートは、一定の電流電源をもた
らすため、そのソースに連結されている。
エンハンスメント・モード・トランジスタＴ
４，Ｔ５，Ｔ６は出力ノード１２と基準電位
（GND）の間に直列に接続されている。直列接続
された分枝中の第１のエンハンスメント・モー
ド・トランジスタＴ４は、エンハンスメント閾値
電圧オフセツトをもたらすように連結されたダイ
オードである。この電圧降下はプロセス条件に依
存している。第２のエンハンスメント・モード・
トランジスタＴ５は、そのゲートが電源電圧VP
に連結されており、このトランジスタは、電源電
圧VPの変化を補償する。電源電圧VPの変動は、
トランジスタＴ５の動作にもとづくフイードバツ
クによつて補償される。電源電圧VPの大きさが
減少すると、ゲート接続のためにトランジスタ
T5は、この変化を補償するため導通が減じるこ
とになる。VPが増大すれば、逆の補償が行なわ
れるはずである。第３のエンハンスメント・モー
ド装置Ｔ６は、出力電圧Voutの負のフイードバ
ツク補償をもたらす。Ｔ６のゲートは、直列接続
された１対のデプレツシヨン・モード装置Ｔ１お
よびＴ３よりなるソース・フオロア回路によつて
駆動される。トランジスタＴ１は、出力ノード１
２の電圧に応答し、出力ノードの電圧変化が増幅
されて、デプレツシヨン・モード・トランジスタ
Ｔ１とＴ３を含むフイールド・バツク径路を経
て、トランジスタＴ６のゲートに連結される。
４，Ｔ５，Ｔ６は出力ノード１２と基準電位
（GND）の間に直列に接続されている。直列接続
された分枝中の第１のエンハンスメント・モー
ド・トランジスタＴ４は、エンハンスメント閾値
電圧オフセツトをもたらすように連結されたダイ
オードである。この電圧降下はプロセス条件に依
存している。第２のエンハンスメント・モード・
トランジスタＴ５は、そのゲートが電源電圧VP
に連結されており、このトランジスタは、電源電
圧VPの変化を補償する。電源電圧VPの変動は、
トランジスタＴ５の動作にもとづくフイードバツ
クによつて補償される。電源電圧VPの大きさが
減少すると、ゲート接続のためにトランジスタ
T5は、この変化を補償するため導通が減じるこ
とになる。VPが増大すれば、逆の補償が行なわ
れるはずである。第３のエンハンスメント・モー
ド装置Ｔ６は、出力電圧Voutの負のフイードバ
ツク補償をもたらす。Ｔ６のゲートは、直列接続
された１対のデプレツシヨン・モード装置Ｔ１お
よびＴ３よりなるソース・フオロア回路によつて
駆動される。トランジスタＴ１は、出力ノード１
２の電圧に応答し、出力ノードの電圧変化が増幅
されて、デプレツシヨン・モード・トランジスタ
Ｔ１とＴ３を含むフイールド・バツク径路を経
て、トランジスタＴ６のゲートに連結される。
すなわち、この回路は、負荷変動、電源変化を
補償するように働き、IG FET装置の特定の相互
接続によつて、出力電圧に対する温度およびプロ
セス・パラメータ変化の影響が最小限に抑えられ
ることがわかる。
補償するように働き、IG FET装置の特定の相互
接続によつて、出力電圧に対する温度およびプロ
セス・パラメータ変化の影響が最小限に抑えられ
ることがわかる。
特定の具体例では、装置を以下の寸法で製造し
た。
た。
装置 Ｗ Ｌ
T1 20μ 3.6μ
T2 3.5 13.2
T3 3.7 13.2
T4 2.6 8.3
T5 3.5 13.2
T6 3.5 3.6
この回路は4.5〜5.4ボルトの間で変動する５ボ
ルトの公称電源電圧VPで動作した。その結果生
じる出力電圧Voutは、３±0.1ボルトだつた。
ルトの公称電源電圧VPで動作した。その結果生
じる出力電圧Voutは、３±0.1ボルトだつた。
第１図は、電圧基準回路の概略図である。第２
図はｎ−チヤネル・デプレツシヨン・モード
MOS FETの典型的な動作特性を示すグラフで
ある。第３図は、ｎ−チヤネル・エンハンスメン
ト・モードMOS FETの典型的な動作特性を示
すグラフである。 １０……第１のノード、１２……出力ノード、
１４……電源、１６……基準電位の電源。
図はｎ−チヤネル・デプレツシヨン・モード
MOS FETの典型的な動作特性を示すグラフで
ある。第３図は、ｎ−チヤネル・エンハンスメン
ト・モードMOS FETの典型的な動作特性を示
すグラフである。 １０……第１のノード、１２……出力ノード、
１４……電源、１６……基準電位の電源。
Claims (1)
- 【特許請求の範囲】 １ ドレインが電圧電源に接続され、ソースがゲ
ートおよび出力ノードに接続された第１のデプレ
ツシヨン型FETトランジスタと、 ドレインおよびゲーとが上記出力ノードに接続
された第１のエンハンスメント型FETトランジ
スタと、 ドレインが上記第１のエンハンスメント型
FETトランジスタのソースと接続され、ゲート
が上記電圧電源に接続された第２のエンハンスメ
ント型FETトランジスタと、 ドレインが上記第２のエンハンスメント型
FETトランジスタのソースと接続され、ソース
が基準電位GNDに接続され、ゲートが第１のノ
ードに接続された第３のエンハンスメント型
FETトランジスタと、 ドレインが上記電圧電源に接続され、ソースが
上記第１のノードに接続され、ゲートが上記出力
ノードに接続された第２のデプレツシヨン型
FETトランジスタと、 ドレインがゲートおよび上記第１のノードに接続
され、ソースが上記基準電位GNDに接続された
第３のデプレツシヨン型FETトランジスタとか
らなる、予め定めた大きさの一定基準電圧を上記
出力ノードに発生させる、基準電圧発生回路。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US437609 | 1982-10-29 | ||
| US06/437,609 US4446383A (en) | 1982-10-29 | 1982-10-29 | Reference voltage generating circuit |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5983220A JPS5983220A (ja) | 1984-05-14 |
| JPH0479002B2 true JPH0479002B2 (ja) | 1992-12-14 |
Family
ID=23737141
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58137949A Granted JPS5983220A (ja) | 1982-10-29 | 1983-07-29 | 基準電圧発生回路 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US4446383A (ja) |
| EP (1) | EP0112443B1 (ja) |
| JP (1) | JPS5983220A (ja) |
| DE (1) | DE3369583D1 (ja) |
Families Citing this family (15)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE3138558A1 (de) * | 1981-09-28 | 1983-04-07 | Siemens AG, 1000 Berlin und 8000 München | Schaltungsanordnung zur erzeugung eines von schwankungen einer versorgungsgleichspannung freien gleichspannungspegels |
| US4553047A (en) * | 1983-01-06 | 1985-11-12 | International Business Machines Corporation | Regulator for substrate voltage generator |
| IT1179823B (it) * | 1984-11-22 | 1987-09-16 | Cselt Centro Studi Lab Telecom | Generatore di tensione differenziale di rifferimento per circuiti integrati ad alimentazione singola in tecnologia nmos |
| IT1204375B (it) * | 1986-06-03 | 1989-03-01 | Sgs Microelettronica Spa | Generatore di polarizzazione di sorgenti per transistori naturali in circuiti integrati digitali in tecnologia mos |
| JPH0679263B2 (ja) * | 1987-05-15 | 1994-10-05 | 株式会社東芝 | 基準電位発生回路 |
| US4918334A (en) * | 1988-08-15 | 1990-04-17 | International Business Machines Corporation | Bias voltage generator for static CMOS circuits |
| JP2804162B2 (ja) * | 1989-09-08 | 1998-09-24 | 株式会社日立製作所 | 定電流定電圧回路 |
| JPH03225402A (ja) * | 1990-01-31 | 1991-10-04 | Fujitsu Ltd | 定電圧発生回路 |
| JP2614943B2 (ja) * | 1991-01-25 | 1997-05-28 | 日本電気アイシーマイコンシステム株式会社 | 定電圧発生回路 |
| US5221864A (en) * | 1991-12-17 | 1993-06-22 | International Business Machines Corporation | Stable voltage reference circuit with high Vt devices |
| KR950010284B1 (ko) * | 1992-03-18 | 1995-09-12 | 삼성전자주식회사 | 기준전압 발생회로 |
| US6084433A (en) * | 1998-04-03 | 2000-07-04 | Adaptec, Inc. | Integrated circuit SCSI input receiver having precision high speed input buffer with hysteresis |
| US6285256B1 (en) | 2000-04-20 | 2001-09-04 | Pericom Semiconductor Corp. | Low-power CMOS voltage follower using dual differential amplifiers driving high-current constant-voltage push-pull output buffer |
| US8148962B2 (en) * | 2009-05-12 | 2012-04-03 | Sandisk Il Ltd. | Transient load voltage regulator |
| JP5959220B2 (ja) * | 2012-02-13 | 2016-08-02 | エスアイアイ・セミコンダクタ株式会社 | 基準電圧発生装置 |
Family Cites Families (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3806742A (en) * | 1972-11-01 | 1974-04-23 | Motorola Inc | Mos voltage reference circuit |
| US3970875A (en) * | 1974-11-21 | 1976-07-20 | International Business Machines Corporation | LSI chip compensator for process parameter variations |
| US4016434A (en) * | 1975-09-04 | 1977-04-05 | International Business Machines Corporation | Load gate compensator circuit |
| JPS5849885B2 (ja) * | 1976-03-16 | 1983-11-07 | 日本電気株式会社 | 定電圧回路 |
| US4158804A (en) * | 1977-08-10 | 1979-06-19 | General Electric Company | MOSFET Reference voltage circuit |
| US4300061A (en) * | 1979-03-15 | 1981-11-10 | National Semiconductor Corporation | CMOS Voltage regulator circuit |
-
1982
- 1982-10-29 US US06/437,609 patent/US4446383A/en not_active Expired - Lifetime
-
1983
- 1983-07-29 JP JP58137949A patent/JPS5983220A/ja active Granted
- 1983-09-23 EP EP83109478A patent/EP0112443B1/en not_active Expired
- 1983-09-23 DE DE8383109478T patent/DE3369583D1/de not_active Expired
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5983220A (ja) | 1984-05-14 |
| EP0112443A1 (en) | 1984-07-04 |
| US4446383A (en) | 1984-05-01 |
| DE3369583D1 (en) | 1987-03-05 |
| EP0112443B1 (en) | 1987-01-28 |
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