JPH0643956A - 基準電圧発生回路 - Google Patents
基準電圧発生回路Info
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- JPH0643956A JPH0643956A JP4177853A JP17785392A JPH0643956A JP H0643956 A JPH0643956 A JP H0643956A JP 4177853 A JP4177853 A JP 4177853A JP 17785392 A JP17785392 A JP 17785392A JP H0643956 A JPH0643956 A JP H0643956A
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Abstract
(57)【要約】 （修正有）
【目的】差動増幅器への入力電圧を任意に設定できるこ
とにより、差動増幅器の実現を容易にすること。 【構成】電源端子１，２と、バイポーラトランジスタ
３，４と、ｍ個直列接続されたダイオード列５，６と、
抵抗７，８，９と、差動増幅器１０とを含み、電源端子
１はバイポーラトランジスタ３，４のコレクタに接続さ
れ、電源端子２は抵抗８および抵抗９の他端に接続さ
れ、バイポーラトランジスタ３のエミッタはダイオード
列５のアノードに接続され、ダイオード列５のカソード
は抵抗７の一端に接続され、抵抗７の他端は抵抗８の一
端に接続され、バイポーラトランジスタ４のエミッタは
ダイオード列６のアノードに接続され、ダイオード列６
のカソードは抵抗９の一端に接続され、抵抗７の他端は
差動増幅器１０の非反転入力端子に接続され、抵抗９の
一端は差動増幅器の反転入力端子に接続され、差動増幅
器の出力端子はバイポーラトランジスタ３，４のベース
に接続されている。
とにより、差動増幅器の実現を容易にすること。 【構成】電源端子１，２と、バイポーラトランジスタ
３，４と、ｍ個直列接続されたダイオード列５，６と、
抵抗７，８，９と、差動増幅器１０とを含み、電源端子
１はバイポーラトランジスタ３，４のコレクタに接続さ
れ、電源端子２は抵抗８および抵抗９の他端に接続さ
れ、バイポーラトランジスタ３のエミッタはダイオード
列５のアノードに接続され、ダイオード列５のカソード
は抵抗７の一端に接続され、抵抗７の他端は抵抗８の一
端に接続され、バイポーラトランジスタ４のエミッタは
ダイオード列６のアノードに接続され、ダイオード列６
のカソードは抵抗９の一端に接続され、抵抗７の他端は
差動増幅器１０の非反転入力端子に接続され、抵抗９の
一端は差動増幅器の反転入力端子に接続され、差動増幅
器の出力端子はバイポーラトランジスタ３，４のベース
に接続されている。
Description
【０００１】
【産業上の利用分野】本発明は基準電圧発生回路に関
し、特にＳｉ（シリコン）半導体のバンド・ギャップ電
圧を用いた基準電圧発生回路に関する。
し、特にＳｉ（シリコン）半導体のバンド・ギャップ電
圧を用いた基準電圧発生回路に関する。
【０００２】
【従来の技術】Ｓｉ半導体のバンド・ギャップ電圧を用
いた従来の基準電圧発生回路を、図３に示す。図３にお
いて、本基準電圧発生回路は、ＮＰＮトランジスタ２
７，２８と、抵抗２９，３０，３１と、差動増幅器３２
と、出力端子３３と、電源端子２５と、電源端子２６と
を備えている。
いた従来の基準電圧発生回路を、図３に示す。図３にお
いて、本基準電圧発生回路は、ＮＰＮトランジスタ２
７，２８と、抵抗２９，３０，３１と、差動増幅器３２
と、出力端子３３と、電源端子２５と、電源端子２６と
を備えている。
【０００３】次に動作について説明する。電源電圧は電
源端子２５と電源端子２６との間に供給され、電源端子
２６は接地される。差動増幅器３２による負帰還により
抵抗３０と抵抗３１の端子電圧は同一電位に保たれる。
このことは、ＮＰＮトランジスタ２７，２８のエミッタ
電流の比が抵抗３０と抵抗３１との抵抗比に等しいこと
を意味している。ＮＰＮトランジスタ２７のエミッタ電
流は、抵抗２９にかかる電圧、すなわちＮＰＮトランジ
スタ２７とトランジスタ２８のベース・エミッタ間電圧
の差で決まる。
源端子２５と電源端子２６との間に供給され、電源端子
２６は接地される。差動増幅器３２による負帰還により
抵抗３０と抵抗３１の端子電圧は同一電位に保たれる。
このことは、ＮＰＮトランジスタ２７，２８のエミッタ
電流の比が抵抗３０と抵抗３１との抵抗比に等しいこと
を意味している。ＮＰＮトランジスタ２７のエミッタ電
流は、抵抗２９にかかる電圧、すなわちＮＰＮトランジ
スタ２７とトランジスタ２８のベース・エミッタ間電圧
の差で決まる。
【０００４】出力端子３３と電源端子２６間の電圧は、
ＮＰＮトランジスタ２８のベース・エミッタ間電圧と抵
抗３１の端子電圧との和になる。この出力電圧ＶＯＵＴ
は次のようにあらわされる。
ＮＰＮトランジスタ２８のベース・エミッタ間電圧と抵
抗３１の端子電圧との和になる。この出力電圧ＶＯＵＴ
は次のようにあらわされる。
【０００５】
【０００６】前記（１）式は、前記（２）〜（４）式よ
り次のようにあらわされる。
り次のようにあらわされる。
【０００７】
【０００８】この出力電圧ＶＯＵＴの温度係数Ｔ＝Ｔ０
（°Ｋ）が零である条件を前記（５）式から求めると、
次の（６）式となる。
（°Ｋ）が零である条件を前記（５）式から求めると、
次の（６）式となる。
【０００９】
【００１０】前記（６）式の左辺は、Ｔ＝Ｔ０（°Ｋ）
での出力電圧ＶＯＵＴの値である。つまり、出力電圧Ｖ
ＯＵＴを、次のように設定する。
での出力電圧ＶＯＵＴの値である。つまり、出力電圧Ｖ
ＯＵＴを、次のように設定する。
【００１１】
【００１２】このように設定すると温度係数が零とな
り、その値はＳｉのバンド・ギャップ電圧にほぼ等しく
なる。
り、その値はＳｉのバンド・ギャップ電圧にほぼ等しく
なる。
【００１３】このことから、Ｒ１／Ｒ２，Ｒ３／Ｒ４の
抵抗比、ＡＥ１／ＡＥ２のＮＰＮトランジスタのエミッ
タ面積比を、前記（６）式を満たすように設定すると、
Ｓｉバンド・ギャップ電圧にほぼ等しい次のような基準
電圧（約１．２Ｖ）を発生させることができる。
抵抗比、ＡＥ１／ＡＥ２のＮＰＮトランジスタのエミッ
タ面積比を、前記（６）式を満たすように設定すると、
Ｓｉバンド・ギャップ電圧にほぼ等しい次のような基準
電圧（約１．２Ｖ）を発生させることができる。
【００１４】
【００１５】
【発明が解決しようとする課題】この従来の基準電圧発
生回路では、ＶＯＵＴは約１．２Ｖの基準電圧を発生す
る。差動増幅器３２の非反転入力端子と反転入力端子の
端子電圧は、基準電圧ＶＯＵＴからＶＢＥ２を引いた値
となり、次式で示される。
生回路では、ＶＯＵＴは約１．２Ｖの基準電圧を発生す
る。差動増幅器３２の非反転入力端子と反転入力端子の
端子電圧は、基準電圧ＶＯＵＴからＶＢＥ２を引いた値
となり、次式で示される。
【００１６】
【００１７】ここで、ＶＢＥ２は約０．６〜０．８Ｖと
なるため、差動増幅器３２の非反転入力端子と反転入力
端子の端子電圧は約０．４Ｖ〜０．６Ｖとなる。従っ
て、従来の基準電圧発生回路では、この様な低入力電圧
でも十分に動作する差動増幅器が必要とされ、実現する
のは困難であるという欠点があった。
なるため、差動増幅器３２の非反転入力端子と反転入力
端子の端子電圧は約０．４Ｖ〜０．６Ｖとなる。従っ
て、従来の基準電圧発生回路では、この様な低入力電圧
でも十分に動作する差動増幅器が必要とされ、実現する
のは困難であるという欠点があった。
【００１８】例えば、図に示すように差動増幅器を、Ｐ
ＭＯＳトランジスタの入力により実現する場合、差動増
幅器の入力電圧はＮＭＯＳトランジスタ４１，４２の閾
値電圧ＶＴＮより低くなる。その時、ＰＭＯＳトランジ
スタ３９，４０のドレイン−ソース間電圧をＶＤＳ，ゲ
ートソース間電圧をＶＧＳ，閾値電圧をＶＴＰとすると
ＶＤＳ＜ＶＧＳ−ＶＴＰとなり、ＰＭＯＳトランジスタ
３９，４０は非飽和状態となり、差動増幅器として十分
な特性を確保できない。
ＭＯＳトランジスタの入力により実現する場合、差動増
幅器の入力電圧はＮＭＯＳトランジスタ４１，４２の閾
値電圧ＶＴＮより低くなる。その時、ＰＭＯＳトランジ
スタ３９，４０のドレイン−ソース間電圧をＶＤＳ，ゲ
ートソース間電圧をＶＧＳ，閾値電圧をＶＴＰとすると
ＶＤＳ＜ＶＧＳ−ＶＴＰとなり、ＰＭＯＳトランジスタ
３９，４０は非飽和状態となり、差動増幅器として十分
な特性を確保できない。
【００１９】尚図４において、非反転入力端子３７がゲ
ート入力されるＰＭＯＳトランジスタ３９と、反転入力
端子３８がゲート入力されるＰＭＯＳトランジスタ４０
と、ＮＭＯＳトランジスタ４１，４２と、電流源３６
と、電源端子３４，３５とを備えている。
ート入力されるＰＭＯＳトランジスタ３９と、反転入力
端子３８がゲート入力されるＰＭＯＳトランジスタ４０
と、ＮＭＯＳトランジスタ４１，４２と、電流源３６
と、電源端子３４，３５とを備えている。
【００２０】本発明の目的は、前記問題点を解決し、差
動増幅器が充分に動作できるようにした基準電圧発生回
路を提供することにある。
動増幅器が充分に動作できるようにした基準電圧発生回
路を提供することにある。
【００２１】
【課題を解決するための手段】本発明の基準電圧発生回
路の構成は、第１および第２の電源端子と、第１および
第２のバイポーラトランジスタと、第１から第ｋまでの
ダイオードと第（ｋ＋１）から第ｍまでのダイオード
と、それぞれ一端と他端とを有する第１，第２，第３の
抵抗と、反転入力端子，非反転入力端子，出力端子を有
する差動増幅器と、出力端子とを備え、前記第１の電源
端子は前記第１および第２のバイポーラトランジスタの
コレクタに接続され、前記第２の電源端子は前記第２の
抵抗および第３の抵抗の他端に接続され、前記第１のバ
イポーラトランジスタのエミッタは前記第１のダイオー
ドのアノードに接続され、前記第１のダイオードのカソ
ードは第ｋのダイオードのアノードまで同方向に接続さ
れることによりｋ個のダイオードの直列接続が形成さ
れ、前記第ｋのダイオードのカソードは前記第１の抵抗
の一端に接続され、前記第１の抵抗の他端は前記第２の
抵抗の一端に抵抗の一端に接続され、前記第２のバイポ
ーラトランジスタのエミッタは前記第（ｋ＋１）のダイ
オードのアノードに接続され、前記第（ｋ＋１）のダイ
オードのカソードは第ｍのダイオードのアノードまで同
方向に接続されることにより（ｍ−ｋ）個のダイオード
の直列接続が形成され、前記第ｍのダイオードのカソー
ドは前記第３の抵抗の一端に接続され、前記第１の抵抗
の他端は前記差動増幅器の非反転入力端子に接続され、
前記第３の抵抗の一端は前記差動増幅器の反転入力端子
に接続され、前記差動増幅器の出力端子は前記第１およ
び第２のバイポーラトランジスタのベースに接続されて
いることを特徴とする。
路の構成は、第１および第２の電源端子と、第１および
第２のバイポーラトランジスタと、第１から第ｋまでの
ダイオードと第（ｋ＋１）から第ｍまでのダイオード
と、それぞれ一端と他端とを有する第１，第２，第３の
抵抗と、反転入力端子，非反転入力端子，出力端子を有
する差動増幅器と、出力端子とを備え、前記第１の電源
端子は前記第１および第２のバイポーラトランジスタの
コレクタに接続され、前記第２の電源端子は前記第２の
抵抗および第３の抵抗の他端に接続され、前記第１のバ
イポーラトランジスタのエミッタは前記第１のダイオー
ドのアノードに接続され、前記第１のダイオードのカソ
ードは第ｋのダイオードのアノードまで同方向に接続さ
れることによりｋ個のダイオードの直列接続が形成さ
れ、前記第ｋのダイオードのカソードは前記第１の抵抗
の一端に接続され、前記第１の抵抗の他端は前記第２の
抵抗の一端に抵抗の一端に接続され、前記第２のバイポ
ーラトランジスタのエミッタは前記第（ｋ＋１）のダイ
オードのアノードに接続され、前記第（ｋ＋１）のダイ
オードのカソードは第ｍのダイオードのアノードまで同
方向に接続されることにより（ｍ−ｋ）個のダイオード
の直列接続が形成され、前記第ｍのダイオードのカソー
ドは前記第３の抵抗の一端に接続され、前記第１の抵抗
の他端は前記差動増幅器の非反転入力端子に接続され、
前記第３の抵抗の一端は前記差動増幅器の反転入力端子
に接続され、前記差動増幅器の出力端子は前記第１およ
び第２のバイポーラトランジスタのベースに接続されて
いることを特徴とする。
【００２２】
【実施例】図１は本発明の第１の実施例の基準電圧発生
回路を示す回路図である。図１において、本発明の第１
の実施例は、電源端子１，２と、ＮＰＮバイポーラトラ
ンジスタ３，４と、それぞれｍ個直列接続されたダイオ
ード列５，６と、それぞれ一端と他端を有する抵抗７，
８，９と、反転入力端子，非反転入力端子，出力端子を
有する差動増幅器１０と、出力端子１１とを備えてい
る。
回路を示す回路図である。図１において、本発明の第１
の実施例は、電源端子１，２と、ＮＰＮバイポーラトラ
ンジスタ３，４と、それぞれｍ個直列接続されたダイオ
ード列５，６と、それぞれ一端と他端を有する抵抗７，
８，９と、反転入力端子，非反転入力端子，出力端子を
有する差動増幅器１０と、出力端子１１とを備えてい
る。
【００２３】ここで、電源端子１はバイポーラトランジ
スタ３，４のコレクタに接続され、電源端子２は抵抗８
および抵抗９の他端に接続され、バイポーラトランジス
タ３のエミッタはｍ個直列接続されたダイオード列５の
アノードに接続され、ｍ個直列接続されたダイオード列
５のカソードは抵抗７の一端に接続され、抵抗７の他端
は抵抗８の一端に接続され、バイポーラトランジスタ４
のエミッタはｍ個直列接続されたダイオード列６のアノ
ードに接続され、ｍ個直列接続されたダイオード列６の
カソードは抵抗９の一端に接続され、抵抗７の他端は差
動増幅器１０の非反転入力端子に接続され、抵抗９の一
端は差動増幅器１０の反転入力端子に接続され、差動増
幅器１０の出力端子はバイポーラトランジスタ３，４の
ベースに接続されている。
スタ３，４のコレクタに接続され、電源端子２は抵抗８
および抵抗９の他端に接続され、バイポーラトランジス
タ３のエミッタはｍ個直列接続されたダイオード列５の
アノードに接続され、ｍ個直列接続されたダイオード列
５のカソードは抵抗７の一端に接続され、抵抗７の他端
は抵抗８の一端に接続され、バイポーラトランジスタ４
のエミッタはｍ個直列接続されたダイオード列６のアノ
ードに接続され、ｍ個直列接続されたダイオード列６の
カソードは抵抗９の一端に接続され、抵抗７の他端は差
動増幅器１０の非反転入力端子に接続され、抵抗９の一
端は差動増幅器１０の反転入力端子に接続され、差動増
幅器１０の出力端子はバイポーラトランジスタ３，４の
ベースに接続されている。
【００２４】次に動作について説明する。電源電圧は電
源端子１と電源端子２との間に供給され、電源端子２は
接地される。差動増幅器１０による負帰還により抵抗８
と抵抗９の端子電圧は同一電位に保たれる。このこと
は、ＮＰＮトランジスタ３，４のエミッタ電流の比が抵
抗８と抵抗９の抵抗比に等しいことを意味している。Ｎ
ＰＮトランジスタ３のエミッタ電流は抵抗７にかかる電
圧、すなわちＮＰＮトランジスタ３のベース・エミッタ
間電圧とダイオード列５のアノード・カソード間電圧の
和，およびＮＰＮトランジスタ４のベース・エミッタ間
電圧とダイオード列６のアノード・カソード間電圧の和
の二つの和の差で決まる。
源端子１と電源端子２との間に供給され、電源端子２は
接地される。差動増幅器１０による負帰還により抵抗８
と抵抗９の端子電圧は同一電位に保たれる。このこと
は、ＮＰＮトランジスタ３，４のエミッタ電流の比が抵
抗８と抵抗９の抵抗比に等しいことを意味している。Ｎ
ＰＮトランジスタ３のエミッタ電流は抵抗７にかかる電
圧、すなわちＮＰＮトランジスタ３のベース・エミッタ
間電圧とダイオード列５のアノード・カソード間電圧の
和，およびＮＰＮトランジスタ４のベース・エミッタ間
電圧とダイオード列６のアノード・カソード間電圧の和
の二つの和の差で決まる。
【００２５】出力端子１１と電源端子２間の電圧は、Ｎ
ＰＮトランジスタ４のベース・エミッタ間電圧とダイオ
ード列５のアノード・カソード間電圧と抵抗７の端子電
圧との和になる。この出力電圧ＶＯＵＴは次のようにあ
らわされる。
ＰＮトランジスタ４のベース・エミッタ間電圧とダイオ
ード列５のアノード・カソード間電圧と抵抗７の端子電
圧との和になる。この出力電圧ＶＯＵＴは次のようにあ
らわされる。
【００２６】
【００２７】一般に、図５に示すようにダイオード列５
を構成するダイオードには、ＮＰＮトランジスタ３と同
じトランジスタ４３を用い、コレクタとベースを接続し
た点をアノード４４，エミッタをカソード４５とする。
ダイオード列６を構成するダイオードにはＮＰＮトラン
ジスタ４と同じトランジスタを用い、コレクタとベース
を接続した点をアノード、エミッタをカソードとする。
したがって、次の（８）式が成り立つ。 ＶＢＥ１＝ＶＤ５、ＶＢＥ２＝ＶＤ６ …（８） 前記（８）式を、前記（７）式に代入すると、次式とな
る。
を構成するダイオードには、ＮＰＮトランジスタ３と同
じトランジスタ４３を用い、コレクタとベースを接続し
た点をアノード４４，エミッタをカソード４５とする。
ダイオード列６を構成するダイオードにはＮＰＮトラン
ジスタ４と同じトランジスタを用い、コレクタとベース
を接続した点をアノード、エミッタをカソードとする。
したがって、次の（８）式が成り立つ。 ＶＢＥ１＝ＶＤ５、ＶＢＥ２＝ＶＤ６ …（８） 前記（８）式を、前記（７）式に代入すると、次式とな
る。
【００２８】
【００２９】ここで、［ ］内は従来例の（１）式の右
辺に等しくなる。よって、ＶＯＵＴは従来例の基準電圧
（約１．２Ｖ）の（１＋ｍ）倍の値になりｍの値により
約１．２Ｖの整数倍の基準電圧を発生することができ、
その時温度係数も零となる。
辺に等しくなる。よって、ＶＯＵＴは従来例の基準電圧
（約１．２Ｖ）の（１＋ｍ）倍の値になりｍの値により
約１．２Ｖの整数倍の基準電圧を発生することができ、
その時温度係数も零となる。
【００３０】ここで、ｋ：ボルツマン定数 ｑ：電子の電荷 Ｔ：絶対温度（°Ｋ） Ｊ１：ＮＰＮトランジスタ３およびダイオード列５を構
成するダイオードの電流密度 Ｊ２：ＮＰＮトランジスタ４およびダイオード列６を構
成するダイオードの電流密度 図２は本発明の第２の実施例の回路図である。図２にお
いて、本発明の第２の実施例は、電源端子１２，１３
と、バイポーラトランジスタ１４，１５と、ｍ個直列接
続されたダイオード列１６，１７と、それぞれ一端と他
端を有する抵抗１８，１９，２０，２１，２２と、反転
入力端子，非反転入力端子，出力端子を有する差動増幅
器２３と、出力端子２４とを備えている。
成するダイオードの電流密度 Ｊ２：ＮＰＮトランジスタ４およびダイオード列６を構
成するダイオードの電流密度 図２は本発明の第２の実施例の回路図である。図２にお
いて、本発明の第２の実施例は、電源端子１２，１３
と、バイポーラトランジスタ１４，１５と、ｍ個直列接
続されたダイオード列１６，１７と、それぞれ一端と他
端を有する抵抗１８，１９，２０，２１，２２と、反転
入力端子，非反転入力端子，出力端子を有する差動増幅
器２３と、出力端子２４とを備えている。
【００３１】ここで、電源端子１２はバイポーラトラン
ジスタ１４，１５のコレクタに接続され、電源端子１３
は抵抗１９および抵抗２０および抵抗２２の他端に接続
され、バイポーラトランジスタ１４のエミッタはｍ個直
列接続されたダイオード列１６のアノードに接続され、
ｍ個直列接続されたダイオード列１６のカソードは抵抗
１８の一端に接続され、抵抗１８の他端は抵抗１９の一
端に接続され、バイポーラトランジスタ１５のエミッタ
はｍ個直列接続されたダイオード列１７のアノードに接
続され、ｍ個直列接続されたダイオード列１７のカソー
ドは抵抗２０の一端に接続され、抵抗１８の他端は差動
増幅器２３の非反転入力端子に接続され、抵抗２０の一
端は差動増幅器２３の反転入力端子に接続され、差動増
幅器２３の出力端子は抵抗２１の一端に接続され、抵抗
２１の他端は抵抗２２の一端に接続されると共にバイポ
ーラトランジスタ１４，１５のベースに接続されてい
る。
ジスタ１４，１５のコレクタに接続され、電源端子１３
は抵抗１９および抵抗２０および抵抗２２の他端に接続
され、バイポーラトランジスタ１４のエミッタはｍ個直
列接続されたダイオード列１６のアノードに接続され、
ｍ個直列接続されたダイオード列１６のカソードは抵抗
１８の一端に接続され、抵抗１８の他端は抵抗１９の一
端に接続され、バイポーラトランジスタ１５のエミッタ
はｍ個直列接続されたダイオード列１７のアノードに接
続され、ｍ個直列接続されたダイオード列１７のカソー
ドは抵抗２０の一端に接続され、抵抗１８の他端は差動
増幅器２３の非反転入力端子に接続され、抵抗２０の一
端は差動増幅器２３の反転入力端子に接続され、差動増
幅器２３の出力端子は抵抗２１の一端に接続され、抵抗
２１の他端は抵抗２２の一端に接続されると共にバイポ
ーラトランジスタ１４，１５のベースに接続されてい
る。
【００３２】前記第１の実施例では、Ｓｉのバンド・ギ
ャップにほぼ等しい約＋１．２Ｖの（１＋ｍ）倍の基準
電圧を発生される回路を説明したが、本実施例では、図
２に示すごとく、差動増幅器２３の出力を抵抗２１と抵
抗２２で分割した点からＮＰＮトランジスタ１４，１５
のベースに接続する構成をとれば、差動増幅器２３の出
力端子２４の出力端子ＶＯＵＴは、ＮＰＮトランジスタ
１４，１５のベース電圧の（１＋Ｒ４／Ｒ５）倍とな
る。
ャップにほぼ等しい約＋１．２Ｖの（１＋ｍ）倍の基準
電圧を発生される回路を説明したが、本実施例では、図
２に示すごとく、差動増幅器２３の出力を抵抗２１と抵
抗２２で分割した点からＮＰＮトランジスタ１４，１５
のベースに接続する構成をとれば、差動増幅器２３の出
力端子２４の出力端子ＶＯＵＴは、ＮＰＮトランジスタ
１４，１５のベース電圧の（１＋Ｒ４／Ｒ５）倍とな
る。
【００３３】Ｒ４：抵抗２１の抵抗値 Ｒ５：抵抗２２の抵抗値 ベース端子電圧は、図１で説明したように約＋１．２Ｖ
の（１＋ｍ）倍の基準電圧になるため、出力端子２４の
出力電圧ＶＯＵＴは次のようになる。
の（１＋ｍ）倍の基準電圧になるため、出力端子２４の
出力電圧ＶＯＵＴは次のようになる。
【００３４】
【００３５】前記（１０）式からＲ４／Ｒ５の抵抗比を
任意に選ぶことにより任意の基準電圧を発生させること
ができる。
任意に選ぶことにより任意の基準電圧を発生させること
ができる。
【００３６】
【発明の効果】以上説明したように、本発明は、例えば
ＶＯＵＴは約１．２Ｖの（１＋ｍ）倍の基準電圧を発生
することができる。差動増幅器の非反転入力端子と反転
入力端子電圧は、基準電圧ＶＯＵＴから（１＋ｍ）倍の
ＶＢＥ２を引いた値となり、次式で示される。
ＶＯＵＴは約１．２Ｖの（１＋ｍ）倍の基準電圧を発生
することができる。差動増幅器の非反転入力端子と反転
入力端子電圧は、基準電圧ＶＯＵＴから（１＋ｍ）倍の
ＶＢＥ２を引いた値となり、次式で示される。
【００３７】
【００３８】ここで、ＶＢＥ２は約０．６〜０．８Ｖと
なるため、差動増幅器の非反転入力端子と反転入力端子
の端子電圧は、約０．４Ｖ〜０．６Ｖの（１＋ｍ）倍と
なる。したがって、差動増幅器を実現するのは容易とな
るという効果がある。
なるため、差動増幅器の非反転入力端子と反転入力端子
の端子電圧は、約０．４Ｖ〜０．６Ｖの（１＋ｍ）倍と
なる。したがって、差動増幅器を実現するのは容易とな
るという効果がある。
【図１】本発明の第１の実施例の基準電圧発生回路を示
す回路図である。
す回路図である。
【図２】本発明の第２の実施例の回路図である。
【図３】従来例の基準電圧発生回路を示す回路図であ
る。
る。
【図４】差動増幅器の例を示す回路図である。
【図５】ダイオードとして使う時のＮＰＮトランジスタ
を示す回路図である。
を示す回路図である。
３，４，１４，１５，２７，２８，４３ ＮＰＮトラ
ンジスタ ５，６，１６，１７ ダイオード列 ７，８，９，２０，２１，２２，２９，３０，３１
抵抗 １０，２３，３２ 差動増幅器 １１，２４，３３ 出力端子 １，２，１２，１３，２５，２６，３４，３５ 電源
端子 ３６ 電流源 ３７ 非反転入力端子 ３８ 反転入力端子 ３９，４０ ＰＭＯＳトランジスタ ４１，４２ ＮＭＯＳトランジスタ ４４ アノード ４５ カソード
ンジスタ ５，６，１６，１７ ダイオード列 ７，８，９，２０，２１，２２，２９，３０，３１
抵抗 １０，２３，３２ 差動増幅器 １１，２４，３３ 出力端子 １，２，１２，１３，２５，２６，３４，３５ 電源
端子 ３６ 電流源 ３７ 非反転入力端子 ３８ 反転入力端子 ３９，４０ ＰＭＯＳトランジスタ ４１，４２ ＮＭＯＳトランジスタ ４４ アノード ４５ カソード
Claims (2)
- 【請求項１】 第１および第２の電源端子と、第１およ
び第２のバイポーラトランジスタと、第１から第ｋまで
のダイオードと第（ｋ＋１）から第ｍまでのダイオード
と、それぞれ一端と他端とを有する第１，第２，第３の
抵抗と、反転入力端子，非反転入力端子，出力端子を有
する差動増幅器と、出力端子とを備え、前記第１の電源
端子は前記第１および第２のバイポーラトランジスタの
コレクタに接続され、前記第２の電源端子は前記第２の
抵抗および第３の抵抗の他端に接続され、前記第１のバ
イポーラトランジスタのエミッタは前記第１のダイオー
ドのアノードに接続され、前記第１のダイオードのカソ
ードは第ｋのダイオードのアノードまで同方向に接続さ
れることによりｋ個のダイオードの直列接続が形成さ
れ、前記第ｋのダイオードのカソードは前記第１の抵抗
の一端に接続され、前記第１の抵抗の他端は前記第２の
抵抗の一端に抵抗の一端に接続され、前記第２のバイポ
ーラトランジスタのエミッタは前記第（ｋ＋１）のダイ
オードのアノードに接続され、前記第（ｋ＋１）のダイ
オードのカソードは第ｍのダイオードのアノードまで同
方向に接続されることにより（ｍ−ｋ）個のダイオード
の直列接続が形成され、前記第ｍのダイオードのカソー
ドは前記第３の抵抗の一端に接続され、前記第１の抵抗
の他端は前記差動増幅器の非反転入力端子に接続され、
前記第３の抵抗の一端は前記差動増幅器の反転入力端子
に接続され、前記差動増幅器の出力端子は前記第１およ
び第２のバイポーラトランジスタのベースに接続されて
いることを特徴とする基準電圧発生回路。 - 【請求項２】 第２の電源端子と出力端子との間に第
４，第５の抵抗の直列体が接続され、前記第４，第５の
系統の共通接続点を第１および第２のバイポーラトラン
ジスタのベースに接続した請求項１に記載の基準電圧発
生回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4177853A JPH0643956A (ja) | 1992-07-06 | 1992-07-06 | 基準電圧発生回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4177853A JPH0643956A (ja) | 1992-07-06 | 1992-07-06 | 基準電圧発生回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0643956A true JPH0643956A (ja) | 1994-02-18 |
Family
ID=16038242
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4177853A Withdrawn JPH0643956A (ja) | 1992-07-06 | 1992-07-06 | 基準電圧発生回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0643956A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7071766B2 (en) | 2002-12-04 | 2006-07-04 | Asahi Kasei Microsystems Co., Ltd. | Constant voltage generating circuit |
| KR100682818B1 (ko) * | 1997-08-15 | 2007-07-09 | 프리스케일 세미컨덕터, 인크. | 기준회로및방법 |
-
1992
- 1992-07-06 JP JP4177853A patent/JPH0643956A/ja not_active Withdrawn
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100682818B1 (ko) * | 1997-08-15 | 2007-07-09 | 프리스케일 세미컨덕터, 인크. | 기준회로및방법 |
| US7071766B2 (en) | 2002-12-04 | 2006-07-04 | Asahi Kasei Microsystems Co., Ltd. | Constant voltage generating circuit |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 19991005 |