KR100682818B1

KR100682818B1 - 기준회로및방법

Info

Publication number: KR100682818B1
Application number: KR1019980032971A
Authority: KR
Inventors: 블라디미르 코이프만; 야친 아페크
Original assignee: 프리스케일 세미컨덕터, 인크.
Priority date: 1997-08-15
Filing date: 1998-08-14
Publication date: 2007-07-09
Also published as: CN1208873A; HK1018517A1; CN1119734C; JP4388144B2; DE69831372D1; EP0898215A3; EP0898215B1; EP0898215A2; KR19990023592A; TW398069B; JPH11134048A; DE69831372T2; US5910726A

Abstract

기준 회로(200')는 베이스-에미터 전압들 ｜V_BE｜의 전압차 △V를 제공하는 바이폴라 트랜지스터들(216, 226)과, 하나의 바이폴라 트랜지스터(216 또는 226)의 △V로부터 초래되는 전류 I_R1과 베이스-에미터 전압 ｜V_BE｜으로부터 초래되는 전류 I_R2를 합산함으로써, 상기 전류들 I_R1및 I_R2의 결과적인 온도 계수 TC_TOTAL가 보상되도록 하는 저항들(210/R₁, 220/R₂)을 구비한다. 회로(200')는 △V를 저항들(210/R₁, 220/R₂)로 전달하는 전압 전달 유닛들(260, 270)을 구비하므로, 저항들(210/R₁, 220/R₂)은 실질적으로 바이폴라 트랜지스터들(216, 226)에 부하를 주지 않는다. 전압 전달 유닛들(260, 270)은 n채널 FET들을 갖는 입력단들을 구비한다. 바이폴라 트랜지스터들(216, 226)에 결합되는 제어 유닛(241)은 온도 변화에 따라 전압 전달 유닛들(260, 270)의 입력 전압들(｜V_CE｜)을 조절하므로, n-채널 FET들은 활성 영역에서 동작한다. 제어 유닛(241)은 n-FET들의 드레인-소스 전압과 유사한 온도 및 공정 의존도를 갖는 전압(V_DSREF)을 제공하는 전압원(290)을 갖는다.

Description

기준 회로 및 방법

본 발명은 일반적으로 전기 회로들에 관한 것이고, 보다 구체적으로는 온도에 독립한 기준 전압들을 제공하는 회로들에 관한 것이다.

전기 분야에서는 복잡한 회로들 및 시스템들과 함께 기준 전압을 사용하는 것이 일반적이다. 기준 전압들이 상당한 범위에 걸쳐 실질적으로 온도에 독립하도록 온도 보상을 채용하는 것을 포함하여, 기준 전압들을 발생시키는 다양한 회로들이 알려져 있다.

예컨대 다음의 문헌들로부터 밴드갭 기준 회로들이 알려져 있다.

[1] Horowitz, P., Hill, W.: The art of electronics, Second Edition, Cambridge University Press, 6.15 장:Bandgap(V_BE) reference, 335-341 페이지;

[2] Ahuja, B. 등: A programmable CMOS Dual Channel Interface Processor for Telecommunication Applications, IEEE Journal of Solid State Circuit, vol. SC-19, no.6, 1984년 12월;

[3] Song, B. S., Gray, P. R.: A Precision Curvature-Compensated CMOS Bandgap Reference, IEEE Journal of Solid-State Circuits, vol. SC-18, No.6, 1983년 12월, 634-643 페이지;

[4] Ulmer 등에게 허여된 미국 특허 제 4,375,595호;

[5] Ruszynak, A.: CMOS Bandgap Circuit, Motorola Technical Developments, volume 30, 1997년 3월, 일리노이 60196, 샤움버그 소재의 모토로라에 의해 출판, 101-103 페이지.

[1] 및 [2]에 기재된 회로들에 사용된 원리는, 많은 다른 유사 회로들에서와 마찬가지로, 반대 부호의 온도 계수들을 갖는 두 개의 전압들을 합산하는 것에 기초하고 있다. 한 전압은 부극성(negative) 온도 계수를 초래하는 다이오드 또는 바이폴라 트랜지스터를 통해 흐르는 주어진 양의 전류에 의해 발생되고, 다른 전압은 저항 양단에서 획득되며 정극성(positive) 온도 계수를 갖는다.

도 1은 알려진 기준 회로(100)의 단순화된 회로도이다. 회로(100)는 라인들(101 및 102) 간의 공급 전압을 수신한다. 회로(100)는 예컨대 도 1에 도시된 것처럼 결합된 저항들(R_a및 R_b), 연산 증폭기(OA), 바이폴라 트랜지스터들(Q₁ 및 Q₂), 전류원들(I₁ 및 I₂)을 포함한다. [1], [2], 및 [4]와 같은 다양한 출판물들에서는 회로(100)가 어떻게 라인(100)에 실질적으로 온도에 독립한 전압(V_out)을 제공하는지를 설명한다. 저항들(R_a및 R_b)을 가리키는 화살표(105)는 예컨대 실리콘 기판을 통해 회로(100)로 흡수되는 스파이크들 또는 기타 잡음을 상징한다. 이러한 스파이크들은 특히 디지털 부분들 근처에 아날로그 부분들(예컨대 회로(100))을 갖는 집적 회로들에서 발생한다. 스파이크들을 수용하는 감도는 저항들(R_a 및 R_b)의 기하학적 크기에 따라 증가한다. 또한, 스파이크들은 pn 접합들을 갖는 기생 성분들을 포함하는 트랜지스터들(Q₁ 및 Q₂) 또는 다른 것에 의해 정류될 수 잇다.

스파이크들만이 문제가 아니다. 현대 집적 회로들의 경향은 0.8-0.9 볼트 또는 그보다 작은 공급 전압들로 가고 있다. 예컨대 1.1 내지 1.2 볼트의 출력 전압은 스파이크들에 매우 민감한 스위칭된 캐패시터들에 의해 발생된다.

회로(100)와 같은 종래의 회로들에서, 전류들(I₁, I₂)은 트랜지스터들(Q₁및 Q₂) 및 저항들(R_a및 R_b)을 통해 흘러, 트랜지스터들(Q₁및 Q₂)에 부하를 준다. 저항들(R_a및 R_b)은 필요한 전압 강하들을 제공하기 위해 큰 저항값들(예컨대 메가옴)을 가져야 한다. 또한, 그들은 전류들(I₁및 I₂)을 운반하기에 충분한 칩면적을 가져야 한다. 그러나, 칩 면적이 과도하면 전술된 스파이크들에 대해 보다 민감한 회로가 되게 하는 기생 용량들을 초래한다.

따라서, 이 분야에서 알려진 상기 및 다른 약점들을 극복하는 기준 회로들을 가질 필요가 있다.

도 2는 본 발명에 따른 기준 회로(200)의 단순화된 블록도이다. 기준 회로(200)는 전류들(I₁ 및 I₂)를 각각 발생시키는 전류원들(215 및 225), 바이폴라 트랜지스터들(216 및 226), 전압 전달 유닛들(260 및 270), 값 R₁을 갖는 저항(210), 값 R₂를 갖는 저항(220), 및 노드(205)를 포함한다. 도 2와 다른 도면들의 화살표는 전압들 또는 전류들을 나타낸다. 이러한 화살표들의 방향은 단순히 설명의 편의를 위해 선택된 것이다. 당업자는 전류들과 전압들을 반대 의미로 정의할 수 있다. 다른 형태의 반도체 디바이스들(예컨대, 다이오드들, pnp-, npn-트랜지스터들)에 대해 다음 설명을 적용할 수 있도록, 하나 이상의 pn 접합들의 양단의 전압들(예컨대, V_BE)은 절대값들에 대한 부호들인 ｜｜내에 제공된다.

전류들(I₁및 I₂)은 바이폴라 트랜지스터들(216 및 226)를 통해 각각 흐른다. 트랜지스터(216)의 전류 밀도들(J₁)와 트랜지스터(226)의 전류 밀도들(J₂)이 다르다고 가정하면, 베이스-에미터 전압들｜V_BE1｜과 ｜V_BE2｜은 다르며 다음과 같은 전압차를 제공한다.

[수학식 1]

△V=｜V_BE1｜-｜V_BE2｜

△V는 저항(210)의 양 단자들의 각각에서 전압 전달 유닛들(260 및 270)에 의해 저항(210)에 인가된다. 이제, △V가 저항(210) 양단에 인가되면서, 전류(I_R1)가 발생한다.

[수학식 2]

I_R1=△V/R₁

여기서, 슬래쉬는 나누기를 의미한다. I_R1은 I₁ 및 I₂에 크게 간섭하지 않는다. 따라서, 바이폴라 트랜지스터들(216 및 226)는 저항(210)의 부하 전류(I_R1)를 운반하지 않는다.

편의를 위해, 바이폴라 트랜지스터(216)의 전달 유닛(260) 양단의 제로의 전압 강하(V_BE1)가 저항(220) 양단에 인가된다고 가정한다. 유사하게, 다음과 같은 전류(I_R2)가 발생된다.

[수학식 3]

I_R2=｜V_BE1｜/R₂

I_R2는 I₁ 또는 I₂로부터 잘 유도되지 않는다. 전류(I_R1 및 I_R2)는 노드(205)에서 기준 전류(I_M)("출력 전류 I_M")로 합산된다.

[수학식 4]

I_M= I_R1+ I_R2

[수학식 5]

I_M= △V/R₁+ ｜V_BE1｜/R₂

[수학식 6]

I_M = k*T/e₀* R₁ * ln(J₁/J₂) +｜V_BE1｜/R₂

여기서, k=1.38*10^-23Joule/Kelvin, e₀=1.60*10^-19Coulomb, T는 회로(200)의 실제 동작 온도(Kelvin)이다. "k*T/e₀" 항은 온도 전압 V_T이다. 실온(T=300K)에서, V_T는 약 26mV(밀리볼트)이다.

수학식 4 내지 수학식 6의 제 1 및 제 2 항은 각각 온도 계수들 TC₁및 TC₂를 가지며, 이들은 근사적으로 다음과 같이 표현된다.

[수학식 7]

｜TC₁｜-｜TC₂｜

여기서, TC₁=dTI_R1/dT및 TC₂=dTI_R2/dT이며, 이들은 온도(T)에 대한 편차들을 나타낸다. I_M의 결과적인 온도 계수(TC_total)는 무시될 수 있으며, I_M은 기준으로 사용될 수 있다.

본 발명의 양호한 실시예는 도 3 내지 도 5와 관련하여 설명될 것이다. 실시예의 동작은 도면들을 설명한 후 설명될 것이다.

도 3은 본 발명의 양호한 실시예에서 도 2의 기준 회로의 단순화된 회로도이다. 기준 회로(200')(이하 회로(200')라 칭함)는 공급 전압(V_supply)을 수신하는 공급 라인들(201 및 202)을 갖는다. 회로(200')는 양호하게는 출력 라인(203)에 기준 전압(V_BG)("밴드갭"의 "BG")을 제공한다. 회로(200')는 전류원들(215, 225 및 235), 바이폴라 트랜지스터들(216 및 226), 전압 전달 유닛들(260 및 270)("전달 유닛들" 또는 "연산 증폭기들"), 각각 값들(R₁, R₂ 및 R₃)을 갖는 저항들(210, 220 및 230), 트랜지스터들(217, 227 및 237)(예컨대, "FET들"이라고도 함), 비교기(280), 노드(205), 전압원(290)을 포함한다. 소자들(205, 210, 215, 220, 225, 216, 226, 260 및, 270)는 도 2와 관련하여 이미 소개된 것이다. 트랜지스터(237), 전류원(235), 전압원(290) 및, 비교기(280)와 같은 소자들은 제어 유닛(241)(점선 프레임으로 둘러싸임)을 형성한다. 제어 유닛(241)은 △V의 공통 모드 드리프트에 대한 대책을 제공한다. 트랜지스터들(217 및 227)는 전류 미러(240)(점선으로 둘러싸임)의 기능을 갖는다. 전달 유닛들(260 및 270)의 편리한 구현들은 도 4에 예시적으로 도시되며, 전압원(290)은 도 5에 도시된다.

회로(200')의 소자들이 어떻게 결합되는지를 설명하기 전에, 소자들(215, 216, 217, 225, 226, 227, 237, 260, 270 및, 280)을 소개한다. 전류원들(215 및 225)은 예컨대 저항들 또는 트랜지스터에 의해 다양한 방식으로 구현될 수 있다. 양호하게는, 바이폴라 트랜지스터들(216 및 226)은, 에미터 전극들("에미터" 또는 "E"), 콜렉터 전극들("콜렉터" 또는 "C"), 베이스 전극들("베이스" 또는 "B")을 갖는 pnp-트랜지스터들이다. 그러나, 당업자는 본원의 설명에 기초하여 npn-트랜지스터들 또는 pn-접합들을 갖는 다이오드들과 같은 다른 부품들을 사용할 수 있다. 본원에 사용된 "바이폴라 트랜지스터"란 용어는 온도에 좌우되는 전압들을 제공하는 임의의 다른 디바이스들을 포함하도록 의도된 것이다.

양호하게는, 전달 유닛들(260 및 270)은 전압 팔로어(follower)로서 구성된 연산 증폭기들이다. 그러나, 반드시 연산 증폭기일 필요는 없다. "전달 유닛"이란 용어는 제 1 노드에서 제 1 전압을 측정하여 제 2 노드에 제 2 전압을 제공하는 임의의 디바이스를 포함하도록 의도된 것으로서, 여기서 제 2 전압은 제 1 전압에 이득 계수를 곱한 것이다. 설명의 편의를 위해, 이득 계수는 1로 가정하지만, 다른 값들이 사용될 수도 있다. 전달 유닛의 제 2 노드는 제 1 노드로부터의 전력을 소비하지 않는다. 전달 유닛(260)에서, 입력(261)은 양호하게는 반전 입력("-")이고, 입력(262)은 양호하게는 비반전 입력("+")이다. 전달 유닛(270)에서, 입력(271)은 양호하게는 비반전 입력("+")이고, 입력(272)은 양호하게는 반전 입력("-")이다. 비교기(280)는 양호하게는 비반전 입력(281)("+") 및 반전 입력(282)("-")을 갖는 연산 증폭기로 구현된다.

트랜지스터(217 및 227)는 양호하게는 p 채널형의 전계 효과 트랜지스터(FET)(p-FET)이다. 트랜지스터(237)는 양호하게는 n 채널형의 FET(n-FET)이다. p-FET 및 n-FET들을 사용하는 것이 편리하지만, 필수적인 것은 아니다. FET들은 게이트 전극들("게이트들" 또는 "G"), 드레인 및 소스 전극들("D" 및 "S")을 갖는다. 어떤 전극이 드레인(D)이고 어떤 전극이 소스(S)인지는 인가된 전압들에 의존하며, 여기서는 단지 설명의 편의를 위해 D와 S가 구별되어 있다. 도 3과 관련하여 이후에 설명되겠지만, 트랜지스터(237)는 양호하게는 전달 유닛들(260 및 270)의 입력들(261, 262, 271 및, 272)에서 FET들과 동일 채널형(n 또는 p)이다.

전류원들(215 및 225)은 공급 라인(201)과 바이폴라 트랜지스터들(216 및 226)의 에미터들(E) 사이에서 각각 결합된다. 바이폴라 트랜지스터들(216 및 226)의 콜렉터들(C)은 공급 라인(202)에 결합된다. 트랜지스터들(216 및 226)의 베이스들은 함께 결합된다. 전달 유닛(260)의 입력(261)은 바이폴라 트랜지스터(216)의 E에 결합되고, 전달 유닛(270)의 입력(271)은 바이폴라 트랜지스터(226)의 E에 결합된다. 전달 유닛(260)의 입력(262)은 노드(205)에 결합된다. 전달 게이트(260)의 출력(263)은 FET들(217 및 227)의 게이트들(G)에 결합된다. 전달 게이트(270)의 입력(272)은 저항(210)에 결합되는 전달 게이트(270)의 출력(273)에 결합된다. 저항(210)은 또한 노드(205)를 통해 저항(220)에 결합된다. 저항(220)은 또한 바이폴라 트랜지스터들(216 및 226)의 베이스들에 결합된다. FET(217)의 소스-드레인(S-D) 경로는 공급 라인(201)과 노드(205) 사이에 결합된다. FET(227)는 공급 라인(201)에 결합된 S와 출력 라인(203)에 결합된 D를 갖는다. 출력 라인(203)은 또한 저항(230)을 통해 공릅 라인(202)에 결합된다. FET(237)는 공급 라인(201)에 결합된 D와 공급 라인(202)에 또한 결합되는 전류원(235)에 결합된 S를 갖는다. FET(237)의 게이트(G)는 전달 유닛(270)의 입력(271)에 결합된다. 비교기(280)의 입력(282)은 FET(237)의 S에 결합된다. 비교기(280)의 입력(281)은 전압원(290)의 출력(291)에 결합된다. 비교기(280)의 출력(283)은 바이폴라 트랜지스터들(216 및 226)의 베이스(B)에 결합된다.

편의를 위해 전압들 및 전류들을 소개한다. 전압차(△V)는 전달 유닛(260)의 입력(261)과 전달 유닛(270)의 입력(271) 사이에 있는, 바이폴라 트랜지스터들(216 및 226)의 E들 사이에서 측정된다. 전류원들(215 및 225)에 의해 각각 발생된 전류들(I₁및 I₂)은 정의에 의해 트랜지스터들(216 및 226)의 E들로 각각 흐른다. 전류(I_M)는 p-FET(217)로부터 나와서 노드(205)에서 저항(210)을 통과하는 전류(I_R1)와 저항(220)을 통과하는 전류(I_R2)로 분할된다. 노드(205)와 입력(262) 사이의 전류는 무시된다. 전류 미러(240)에서 I_M을 반사함으로써 발생되는 미러 전류(I_out)는 저항(227) 및 저항(230)을 통해 흐른다. 출력 전압(또는 기준 전압)(V_BG)은 출력 라인(203)과 공급 라인(202) 사이의 저항(230) 양단에서 정의된다. 전압(V₃)은, 라인(202)과 관련되고 비교기(280)의 입력(282)에 또한 인가되는 n-FET(237)의 소스(S)에서의 전압이다. V_DSREF는 전압원(290)에 의해 출력(291)에서 제공되며, 비교기(280)의 입력(281)에서 사용 가능하다. V_B("베이스"의 "B")는 라인(202)에 관련된 바이폴라 트랜지스터들(216 및 226)의 베이스 전압이다. 공급 라인(202)(여기서는 콜렉터들(C)에 결합됨)에 관련된 바이폴라 트랜지스터들(216 및 226)의 에미터들(E)의 전압들은 ｜V_EC1｜과 ｜V_EC2｜ 이고, 일반적으로는 ｜V_EC｜이다. ｜V_EC1｜과 ｜V_EC2｜는 또한 입력들(261 및 271)에 각각 제공된다.

도 4는 도 3의 회로(200')의 전달 유닛들(260 및 270)에 편리하게 사용된 입력단(250)의 단순화된 회로도이다. 입력단(250)은 n-FET들(251, 252 및, 253)을 포함한다. 프라임 붙은 도면 번호들을 갖는 라인들(201' 및 202')에 의해 도시된 것처럼, 입력단(250)은 양호하게는 도 3의 공급 라인들(201 및 202)에 결합된다. 이것은 필수적인 것은 아니지만, 당업자라면 다른 부품들이 결과적으로 라인들(201'/201 및 202'/202) 사이에 결합될 수 있다는 것을 이해할 것이다. 라인(201')을 가리키는 화살표들에 의해 도시된 것처럼, n-FET들(251 및 252)의 드레인들(D)은 전달 유닛(260 및 270)의 다음단들에 전류들을 제공한다. 소스들(S)은 n-FET(253)의 드레인(D)에 함께 결합된다. n-FET(253)의 소스(S)는 라인(202')에 결합된다. n-FET(251)의 게이트(G)는 입력(261) 또는 입력(271)이고, n-FET(252)의 G는 입력(262) 또는 입력(272)이다. n-FET(253)의 G는, 여기서 반드시 설명될 필요가 없어서 단순화를 위해 생략된 바이어스 전압을 수신한다.

양호하게는, n-FET들(251, 252 및 253)은 포화 영역("활성 영역")에서 동작해야 한다. 따라서, n-FET(251)의 게이트-소스 전압들(V_GS1)과 n-FET(252)의 V_GS2는, 임계 전압(V_th)과 n-FET의 드레인-소스 포화 전압(V_DSSAT)의 합보다 크거나 사실상 동일하다.

[수학식 8]

V_GS1≥ V_th+ V_DSSAT

[수학식 9]

V_GS2≥ V_th+ V_DSSAT

n-TFT(253)의 바이어싱에 의해 드레인-소스 전압(V_DS3)은 드레인-소스 포화전압보다 크거나 실질적으로 동일하다.

[수학식 10]

V_DS3≥ V_DSSAT

입력들(261, 262, 271 및, 272)에서 전달 유닛들(260 및 270)의 입력 전압들은 바이폴라 트랜지스터들(216 및 226) 양단의 에미터-콜렉터 전압들 ｜V_EC1｜과 ｜V_EC2｜이다. 여기서, ｜V_EC｜는 다음과 같다.

[수학식 11]

｜V_EC｜≥2*V_DSSAT+V_th

(두배의 포화 전압과 임계 전압). 포화 전압(V_DSSAT)은 온도에 의존한다. 따라서, 포화전압은 온도가 변할 때 조절되어야 한다. 이것은 도 5의 회로에서 수행된다.

도 5는 도 3의 기준 회로(200')에 사용된 전압원(290)의 단순화된 회로도이다. 전압원(290)은 출력(291)에 전압(V_DSREF)을 제공한다. V_DSREF(도 5) 및 V_DSSAT(도 4 참조)는 온도(T)에 의존하고, 마찬가지로 제조 공정에 의존한다. 양호하게는, 전압원(290)은 라인들(201' 및 202')(도 4 참조) 사이에 직렬로 결합된 전류원(296)과 n-FET들(293 및 295)를 포함한다. 구체적으로, 전류원은 라인(201') 및 n-FET(293)의 드레인(D)에 결합되고, n-FET(293)의 소스(S)는 출력(291)에서 n-FET(295)의 드레인(D)에 결합되고, n-FET(295)의 소스(S)는 라인(202')에 결합된다. n-FET들(293 및 295)의 게이트들(G)은 n-FET(293)의 D에 함께 결합된다. 당업자는 회로(200)내의 동일한 또는 유사한 기능의 전압원을 사용하기 위해 본원의 설명에 기초하여 다른 부품들에 의해 유사한 전압원을 제공할 수 있다.

이후에 설명될 바와 같이, V_DSREF는 바이폴라 트랜지스터들(216 및 226)의 공통 베이스 전압(｜V_B｜)(도 3 참조)을 제어하는데 사용된다. 이 전압(｜V_B｜)은 입력단들(260 및 270)의 n-FET들(251 및 252)에서 전압 ｜V_EC｜에 영향을 준다. V_DSREF가 FET들의 파라미터들로부터 유도되고 바이폴라 트랜지스터들로부터 유도되지 않는다는 것은 본 발명의 실시예의 중요한 특징이다.

회로(200)(도 2) 및 회로(200')는 온도 변화들에 실질적으로 무관한 기준 전류(I_M)를 제공한다. 전류원들(215 및 225), 바이폴라 트랜지스터들(216 및 226), 전달 유닛들(260 및 270), 저항들(210 및 220)은 도 2와 관련하여 설명한 것처럼 동작한다.

전류 미러(240)는 저항(230)을 통해 기준 전류(I_M)를 I_out로 전달한다. 출력 라인(203)에서 저항(230) 양단의 출력 전압 V_BG=I_out*R₃은 기준 전류(I_M)에 큰 영향을 주지 않는다.

전압차들 △V 및 ｜V_BE｜는 온도 변화들에 영향을 받는다. 또한, 전달 유닛들(260 및 270)에서의 입력 전압들(V_EC1 및 V_EC2)은 예컨대, 트랜지스터(237)와 전달 유닛들(260 및 270) 내의 트랜지스터들(예컨대, 트랜지스터들(251 및 252))의 임계 전압들(V_th)에 의존한다. 따라서, △V의 공통 모드 드리프트는 특정 입력 전압들(예컨대, ｜V_EC｜≥2*V_DSSAT+V_th)을 필요로 하는 전달 유닛들(260 및 270)의 입력단들(250)에서 작용한다. 전압 드리프트는 예컨대 ｜V_BE1｜과 ｜V_BE2｜의 동시 증가 또는 감소에 의해 표현된다. 제어 유닛(241)(트랜지스터(237), 전류원(235), 전압원(290) 및, 비교기(280))은 다음 단계, 즉,

바이폴라 트랜지스터들(216 또는 226) 중 하나의 한 전극(예컨대, 226의 E)에서 제 1 전압(｜V_EC1｜ 또는 ｜V_EC2｜)을 측정하는 단계;

제 1 전압(｜V_EC1｜ 또는 ｜V_EC2｜)을, 제 1 전압(｜V_EC1｜ 또는 ｜V_EC2｜)에 큰 영향을 주지 않는 제 2 전압(V₃)으로 (예컨대 전류원(235) 및 n-FET(237)에 의해) 선형 변환하는 단계;

필요한 입력 전압(예컨대, ≥2*V_DSSAT+V_th)에 관련되는 기준 전압(예컨대, 전압원(290)에 의한 V_DEREF)을 제공하는 단계;

제 2 전압(예컨대, V₃)과 기준 전압(예컨대, V_DSREF)을 비교하고, 바이폴라 트랜지스터들(216 및 226)을 제어하는 공통 전압(예컨대, ｜V_B｜)을 변경시키는 단계를 갖는 본 발명의 방법에 따라 공통 모드 드리프트를 보상한다.

즉, 제어 유닛(241)은, 전압 전달 유닛들(260 및 270)의 입력 전압이 n-FET들의 포화 전압(V_DSSAT) 및 임계 전압(V_th) 보다 실질적으로 더 커져서 FET들이 포화 영역에서 동작하도록, 베이스-에미터 전압들 ｜V_BE1｜과 ｜V_BE2｜를 그 값들을 변화시키지 않으면서 시프트시킨다.

본 발명의 장점은 기준 전압을 제공하는 단계에서, 전계 효과 트랜지스터들(예컨대, 전압원(290)의 n-FET들(293 및 295))의 임계 전압(V_th)으로부터 기준 전압이 유도된다는 것이다.

본 발명의 다른 장점은 공급 전압(V_supply)이 0.7볼트 내지 0.8볼트 정도로 낮아질 수 있다는 것이다. 스파이크들, 예컨대, 바이폴라 트랜지스터들(또는 다른 것)을 통해 결합된 공통 모드 신호들은 기준 전압(V_BG)에 큰 영향을 주지 않는다.

본 발명의 기준 회로를 종래의 해결책과 비교하면, 본 발명의 다음과 같은 장점들이 명백해 진다.

(a) 저항들(R₁ 및 R₂)은 연산 증폭기들의 출력들에 위치한다. 바이폴라 트랜지스터들은 저항들로부터 단절되고(de-coupled) 더 낮은 전류 부하들을 운반한다. (b) 바이폴라 트랜지스터들은 더 작은 크기들로 구현될 수 있으므로 칩 면적을 절약하고, 더 작은 캐패시턴스들로 인해 스파이크들의 흡수가 실질적으로 방지된다. (C) 공급 전압은 예컨대 0.7-0.8 볼트로 감소될 수 있다. (d) 기준 회로는 현대 저전압 응용들(예컨대, CMOS 회로들)에 사용될 수 있다.

본 발명의 하나의 특정 실시예가 상세히 설명되었지만, 본 발명의 범위에서 벗어나지 않고 본원의 개시에 기초하여 당업자에 의해 다양한 수정들 및 개선들이 이루어질 수 있음이 인식될 것이다. 따라서, 당업자가 행할 그런 수정들을 다음의 청구범위에 포함시키고자 한다.

기준 전압을 제공하는 단계에서, 전계 효과 트랜지스터들의 임계 전압으로부터 기준 전압이 유도되고, 공급 전압이 낮아질 수 있는 회로가 제공된다.

도 1은 종래의 기준 회로의 단순화된 회로도.

도 2는 본 발명에 따른 기준 회로의 단순화된 블록도.

도 3은 본 발명의 양호한 실시예에서의 도 2의 기준 회로의 단순화된 회로도.

도 4는 도 3의 기준 회로에 사용된 입력 스테이지의 단순화된 회로도.

도 5는 도 3의 기준 회로에 사용된 전압원의 단순화된 회로도.

* 도면의 주요 부분에 대한 부호의 설명 *

200 : 기준 회로 216, 226 : 트랜지스터

260, 270 : 전압 전달 유닛

Claims

기준 회로(200)에 있어서,

제 1 베이스-에미터 전압｜V_BE1｜을 제공하는, 제 1 전류 I₁ 및 제 1 전류 밀도 J₁ 를 갖는 제 1 트랜지스터(216)와;

제 2 베이스-에미터 전압 ｜V_BE2｜을 제공하는, 제 2 전류 I₂ 및 제 2 전류 밀도 J₂ 를 갖는 제 2 트랜지스터(226)와;

상기 제 1 트랜지스터(216)에 결합된 제 1 전압 전달 유닛(260)과;

상기 제 2 트랜지스터(226)에 결합된 제 2 전압 전달 유닛(270)과;

상기 제 1 전류 I₁ 또는 상기 제 2 전류 I₂로부터 유도되지 않는 제 3 전류 I_R1=(｜V_BE1｜-｜V_BE2｜)/R₁ 가 제 1 저항(210)을 통해 흐르도록, 상기 제 1 전압 전달 유닛(260)에 의해 상기 제 1 트랜지스터(216)에 결합되고 상기 제 2 전압 전달 유닛(270)에 의해 상기 제 2 트랜지스터(226)에 결합된, 값 R₁을 갖는 상기 제 1 저항(210)과;

상기 제 1 전류 I₁로부터 유도되지 않는 제 4 전류 I_R2가 제 2 저항(220)을 통해 흐르도록, 상기 제 1 전압 전달 유닛(260)에 의해 상기 제 1 트랜지스터(216)에 결합된, 값 R₂을 갖는 상기 제 2 저항(220)을 포함하고,

상기 기준 회로(200)에서, 상기 제 3 전류 I_R1와 상기 제 4 전류 I_R2는 합산되어 기준 전류 I_M로 제공되는, 기준 회로(200).
기준 회로(200)에 있어서,

베이스-에미터 전압들 ｜V_BE｜의 전압차 △V를 제공하는 제 1 바이폴라 트랜지스터(216) 및 제 2 바이폴라 트랜지스터(226)와;

상기 전압차 △V로부터 초래되는 제 1 전류(I_R1)를 상기 제 1 또는 제 2 바이폴라 트랜지스터들(216, 226) 중 하나의 베이스-에미터 전압(｜V_BE｜)으로부터 초래되는 제 2 전류(I_R2)에 가산하여 상기 제 1 및 제 2 전류들(I_R1, I_R2)의 결과적인 온도 계수가 보상되도록 하는 제 1 저항(210) 및 제 2 저항(220)과;

상기 제 1 및 제 2 저항들(210, 220)에 상기 △V를 전달하여 상기 저항들(210, 220)이 상기 제 1 및 제 2 트랜지스터들(216, 226)에 부하(load)를 주지 않도록 하는 전압 전달 유닛들(260, 270)을 포함하는, 기준 회로(200).
보상된 상반되는 온도 계수들을 갖는 전압들을 제공하는 바이폴라 트랜지스터들(216, 226)을 갖는 기준 회로(200)에 있어서,

상기 기준 회로(200)는,

전계 효과 트랜지스터들(FET들)의 임계 전압으로부터 제 1 기준 전압을 제공하는 상기 전계 효과 트랜지스터들(FET들, 295, 293)과;

상기 바이폴라 트랜지스터들 중 하나에 의해 제어되어 제 2 기준 전압을 제공하는 다른 트랜지스터(217)와;

비반전 입력에서 상기 제 1 기준 전압을 수신하고 반전 입력에서 상기 제 2 기준 전압을 수신하여 상기 바이폴라 트랜지스터들의 베이스 전극들에 바이어스 전압(V_BIAS)을 공급하는 비교기를 포함하는, 기준 회로(200).
제 1 공급 라인(201)과 제 2 공급 라인(202)을 가지며 온도 불변 기준(203)을 제공하는 기준 회로(200)에 있어서,

상기 기준 회로(200)는,

상기 제 1 공급 라인(201)에 각각 결합되는 제 1 전류원(215) 및 제 2 전류원(225)과;

상기 제 1 공급 라인(201)과 상기 제 2 공급 라인(202) 사이에 결합된 에미터 전극과 콜렉터 전극을 각각 가지며, 함께 결합된 베이스 전극들을 갖는 제 1 바이폴라 트랜지스터(216) 및 제 2 바이폴라 트랜지스터(226)와;

상기 제 1 트랜지스터(216)의 에미터 전극에 결합된 제 1 입력(261)을 갖는 제 1 연산 증폭기(260), 및 상기 제 2 트랜지스터(226)의 에미터 전극에 결합된 제 1 입력(271)을 갖는 제 2 연산 증폭기(270)로서, 상기 제 2 연산 증폭기(270)는 상기 제 2 연산 증폭기(270)의 제 2 입력(272)에 결합된 출력(273)을 갖는 팔로어(follower)로서 구성되는, 상기 제 1 연산 증폭기(260) 및 제 2 연산 증폭기(270)와;

제 1 노드(205)를 형성하는 상기 제 1 연산 증폭기(260)의 제 2 입력(262)과 상기 제 2 연산 증폭기(270)의 상기 출력(273) 사이에 결합된 제 1 저항(210)으로서, 상기 제 1 바이폴라 트랜지스터(216)와 상기 제 2 바이폴라 트랜지스터(226)의 베이스-에미터 전압들 사이의 제 1 전압차를 갖는, 상기 제 1 저항(210)과;

상기 제 1 연산 증폭기(260)의 상기 제 2 입력(262)과 상기 제 1 트랜지스터(216) 및 상기 제 2 트랜지스터(226)의 베이스 전극들 사이에 결합된 제 2 저항(220)으로서, 상기 제 1 바이폴라 트랜지스터(216)의 베이스-에미터 전압인 제 2 전압차를 갖는, 상기 제 2 저항(220)을 포함하고,

상기 제 1 전압차 및 상기 제 2 전압차는, 그 결과로 얻어진 전류가 온도 불변 기준이 되도록 상이한 온도 계수들을 가지고 전류들을 상기 제 2 저항(220)을 통해 제공하는, 기준 회로(200).
공통 전압에 의해 제어되는 바이폴라 트랜지스터들(216, 226)이 전압차 △V를 제공하고, 상기 바이폴라 트랜지스터들(216, 226)은 특정 입력 전압들을 필요로 하는 입력단들을 갖는 전압 전달 유닛들(260, 270)에 결합되는 기준 회로(200)에서, 온도 변화들에 기인한 △V의 공통 모드 드리프트들을 보상하는 방법에 있어서, 상기 방법은:

상기 바이폴라 트랜지스터들(216, 226) 중 하나의 한 전극에서 제 1 전압을 측정하는 단계와;

상기 제 1 전압을, 상기 제 1 전압에 큰 영향을 주지 않는 제 2 전압으로 선형 변환하는 단계와;

필요한 상기 입력 전압에 관련되는 전압원(290)에 의해 기준 전압을 제공하는 단계와;

상기 제 2 전압과 상기 기준 전압을 비교하여 상기 바이폴라 트랜지스터들(216, 226)을 제어하는 상기 공통 전압을 변경시키는 단계를 포함하는, 방법.