JPH05181556A - サンプルバンドギャップ電圧基準回路 - Google Patents
サンプルバンドギャップ電圧基準回路Info
- Publication number
- JPH05181556A JPH05181556A JP4091096A JP9109692A JPH05181556A JP H05181556 A JPH05181556 A JP H05181556A JP 4091096 A JP4091096 A JP 4091096A JP 9109692 A JP9109692 A JP 9109692A JP H05181556 A JPH05181556 A JP H05181556A
- Authority
- JP
- Japan
- Prior art keywords
- terminal
- amplifier
- capacitor
- input
- switch
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C27/00—Electric analogue stores, e.g. for storing instantaneous values
- G11C27/02—Sample-and-hold arrangements
- G11C27/024—Sample-and-hold arrangements using a capacitive memory element
- G11C27/026—Sample-and-hold arrangements using a capacitive memory element associated with an amplifier
Landscapes
- Amplifiers (AREA)
- Control Of Electrical Variables (AREA)
- Analogue/Digital Conversion (AREA)
Abstract
(57)【要約】 （修正有）
【目的】追加的な負荷による電圧基準信号の縮退後に、
電圧基準信号の比較的速やかな再生をなすサンプルバン
ドギャップ電圧基準回路を開示する。 【構成】この電圧基準回路は、選択的スイッチングによ
って、回路リース入力からの演算増幅器への干渉を防い
でいる。この回路の選択的スイッチングは、同じ規模の
従来の装置よりも、最高で１０倍速く演算増幅器が出力
電圧を再生することを可能にしている。
電圧基準信号の比較的速やかな再生をなすサンプルバン
ドギャップ電圧基準回路を開示する。 【構成】この電圧基準回路は、選択的スイッチングによ
って、回路リース入力からの演算増幅器への干渉を防い
でいる。この回路の選択的スイッチングは、同じ規模の
従来の装置よりも、最高で１０倍速く演算増幅器が出力
電圧を再生することを可能にしている。
Description
【０００１】
【産業上の利用分野】本発明は、ＣＭＯＳ技術における
集積回路の部分をなすものとして実現可能なサンプルバ
ンドギャップ電圧基準回路に関する。
集積回路の部分をなすものとして実現可能なサンプルバ
ンドギャップ電圧基準回路に関する。
【０００２】
【従来の技術】バンドギャップ電圧基準回路は、アナロ
グ回路の設計者にはよく知られたものである。この基準
回路は、回路が動作する環境温度とはできる限り無関係
に一定の電圧を供給するものである。この種類の回路
は、集積回路によって製造される多くのシステムにおい
て用いられるものである。例えば、アナログ／ディジタ
ル変換器において、定電圧基準が必要となる。このよう
な変換器は、電圧基準信号の値を変換すべきサンプルの
値と比較する。
グ回路の設計者にはよく知られたものである。この基準
回路は、回路が動作する環境温度とはできる限り無関係
に一定の電圧を供給するものである。この種類の回路
は、集積回路によって製造される多くのシステムにおい
て用いられるものである。例えば、アナログ／ディジタ
ル変換器において、定電圧基準が必要となる。このよう
な変換器は、電圧基準信号の値を変換すべきサンプルの
値と比較する。
【０００３】電圧基準回路の出力電圧は、多様な供用回
路に一時的に接続される。これらの供用回路の回路は、
電圧基準回路が駆動されることができなければならない
負荷を構成するものである。これらの負荷回路の１つま
たはそれ以上が、電圧基準出力の利用を必要とする場
合、電圧基準信号は、ある時間、負荷のそう入による電
圧低下を生じ得るものである。
路に一時的に接続される。これらの供用回路の回路は、
電圧基準回路が駆動されることができなければならない
負荷を構成するものである。これらの負荷回路の１つま
たはそれ以上が、電圧基準出力の利用を必要とする場
合、電圧基準信号は、ある時間、負荷のそう入による電
圧低下を生じ得るものである。
【０００４】これらの状況における電圧の低下は、ある
時間期間についてだけ生じるものである。しかし、電圧
基準回路は、この低下に急速に対応し、且つ出力電圧を
正しい基準電圧値に戻す機能を持つものでなければなら
ない。この低下期間において電圧基準出力に負荷回路に
付加されると、エラーを生じる場合がある。したがっ
て、電圧基準回路を過大な遅延なしに各供用回路が利用
可能とするように、正しい電圧値への急速な復元が必要
である。また、低下期間における負荷回路の付加による
エラーのおそれを最小のものとするために、急速復元期
間が必要である。時間継続型の（即ち１００％の時間に
ついて用いることのできる利用することのできる種類
の）帯域ギャップ電圧基準を供給する多くの回路構成が
知られている。このような回路の１つが、Ｊｏｈｎ Ｗ
ｉｌｅｙ ＆ Ｓｏｎｓによって刊行された、Ｇｒａｙ
ａｎｄ Ｍａｙｅｒ，「Ａｎａｌｙｓｉｓ ａｎｄ
Ｄｅｓｉｇｎ ｏｆ Ａｎａｌｏｇ Ｉｎｔｅｇｒａｔ
ｅｄ Ｃｉｒｃｕｉｔｓ」において開示されている。こ
れらの回路は、それらの動作基本が、上述の刊行物にお
いて説明されるところのバイポーラ接合トランジスタ
（ＢＪＴ）の本来的な性質に基づいたものであることか
ら、一般にバイポーラ接合技術を用いて製造される。
時間期間についてだけ生じるものである。しかし、電圧
基準回路は、この低下に急速に対応し、且つ出力電圧を
正しい基準電圧値に戻す機能を持つものでなければなら
ない。この低下期間において電圧基準出力に負荷回路に
付加されると、エラーを生じる場合がある。したがっ
て、電圧基準回路を過大な遅延なしに各供用回路が利用
可能とするように、正しい電圧値への急速な復元が必要
である。また、低下期間における負荷回路の付加による
エラーのおそれを最小のものとするために、急速復元期
間が必要である。時間継続型の（即ち１００％の時間に
ついて用いることのできる利用することのできる種類
の）帯域ギャップ電圧基準を供給する多くの回路構成が
知られている。このような回路の１つが、Ｊｏｈｎ Ｗ
ｉｌｅｙ ＆ Ｓｏｎｓによって刊行された、Ｇｒａｙ
ａｎｄ Ｍａｙｅｒ，「Ａｎａｌｙｓｉｓ ａｎｄ
Ｄｅｓｉｇｎ ｏｆ Ａｎａｌｏｇ Ｉｎｔｅｇｒａｔ
ｅｄ Ｃｉｒｃｕｉｔｓ」において開示されている。こ
れらの回路は、それらの動作基本が、上述の刊行物にお
いて説明されるところのバイポーラ接合トランジスタ
（ＢＪＴ）の本来的な性質に基づいたものであることか
ら、一般にバイポーラ接合技術を用いて製造される。
【０００５】単一のＣＭＯＳ集積回路において複雑なシ
ステムが実施されることがよくある。現在の技術は、集
積回路を、アナログおよびディジタルの回路の両方をコ
ンパクトな様式で同一の集積回路上に配置して構成する
ことを可能にしている。この技術分野で知られているよ
うに、このような集積回路には、低周波数で動作可能な
バイポーラ寄生トランジスタを含むことができる。この
ような寄生トランジスタは、製造工程に更なる段階を付
加することなしに集積回路にそう入することができる。
したがって、現在、２つのバイポーラ接合トランジスタ
だけを有するバンドギャップ電圧基準回路をつくり、そ
の集積回路の残りの部分をＭＯＳＦＥＴ技術で製造する
ことが可能である（上述のＧｒａｙ ａｎｄ Ｍａｙｅ
ｒを参照）。
ステムが実施されることがよくある。現在の技術は、集
積回路を、アナログおよびディジタルの回路の両方をコ
ンパクトな様式で同一の集積回路上に配置して構成する
ことを可能にしている。この技術分野で知られているよ
うに、このような集積回路には、低周波数で動作可能な
バイポーラ寄生トランジスタを含むことができる。この
ような寄生トランジスタは、製造工程に更なる段階を付
加することなしに集積回路にそう入することができる。
したがって、現在、２つのバイポーラ接合トランジスタ
だけを有するバンドギャップ電圧基準回路をつくり、そ
の集積回路の残りの部分をＭＯＳＦＥＴ技術で製造する
ことが可能である（上述のＧｒａｙ ａｎｄ Ｍａｙｅ
ｒを参照）。
【０００６】バンドギャップ電圧基準回路の動作原理は
環境温度の変化による電圧変化の率の補償増加および減
少に基づくものである。即ち、１個のバイポーラトラン
ジスタのベースとエミッタとの間の電圧は、約２ｍＶ／
℃の率で環境温度と共に減少する。反対に、異なる電流
強度で動作する２つのバイポーラトランジスタ間のベー
ス・エミッタ電圧の比例差分は、ＫＴ／ｑの式で定めら
れる。ＫＴ／ｑの式においてＫはボルツマン定数、ｑは
電子の電荷、Ｔはケルビン度で表わした温度である。
環境温度の変化による電圧変化の率の補償増加および減
少に基づくものである。即ち、１個のバイポーラトラン
ジスタのベースとエミッタとの間の電圧は、約２ｍＶ／
℃の率で環境温度と共に減少する。反対に、異なる電流
強度で動作する２つのバイポーラトランジスタ間のベー
ス・エミッタ電圧の比例差分は、ＫＴ／ｑの式で定めら
れる。ＫＴ／ｑの式においてＫはボルツマン定数、ｑは
電子の電荷、Ｔはケルビン度で表わした温度である。
【０００７】ＫＴ／ｑの式を用いて、異なる電流レベル
で動作する２つのバイポーラトランジスタのベース・エ
ミッタ電圧の比例差分が、約０．２ｍＶ／℃の率で温度
と共に上昇することがわかる。しかたがって、１個のト
ランジスタのベース・エミッタ電圧は２ｍＶ／℃の率で
減少するのに対し、異なる電流で動作する２つのトラン
ジスタのベースとエミッタとの電圧差は、０．２ｍＶ／
℃の率で増加する。
で動作する２つのバイポーラトランジスタのベース・エ
ミッタ電圧の比例差分が、約０．２ｍＶ／℃の率で温度
と共に上昇することがわかる。しかたがって、１個のト
ランジスタのベース・エミッタ電圧は２ｍＶ／℃の率で
減少するのに対し、異なる電流で動作する２つのトラン
ジスタのベースとエミッタとの電圧差は、０．２ｍＶ／
℃の率で増加する。
【０００８】電圧差分の１つに適切な係数を乗算し、そ
れをもう１つの電圧差分に加えることによって、温度と
ほぼ無関係な電圧を得ることができる。即ち、温度変化
による第１のバイポーラトランジスタの電圧差分Ｖbeの
減少が、同じ温度変化による異なる電流強度で動作する
２つのバイポーラトランジスタの電圧差分δＶbeの増大
によって補償され、また、その逆もなりたつ。したがっ
て、この回路の温度に対する独立性は、第１のトランジ
スタの電圧差における変化に対応する率と、異なる電流
値で動作する２つのトランジスタの電圧差の変化に対応
する率に基づいている。
れをもう１つの電圧差分に加えることによって、温度と
ほぼ無関係な電圧を得ることができる。即ち、温度変化
による第１のバイポーラトランジスタの電圧差分Ｖbeの
減少が、同じ温度変化による異なる電流強度で動作する
２つのバイポーラトランジスタの電圧差分δＶbeの増大
によって補償され、また、その逆もなりたつ。したがっ
て、この回路の温度に対する独立性は、第１のトランジ
スタの電圧差における変化に対応する率と、異なる電流
値で動作する２つのトランジスタの電圧差の変化に対応
する率に基づいている。
【０００９】バンドギャップ電圧基準回路の１つとして
Ｖｉｔｔｕｓ，「Ｄｅｓｉｇｎ ｏｆ Ｈｉｇｈ Ｐｅ
ｒｆｏｒｍａｎｃｅ Ａｎａｌｏｇ Ｃｉｒｃｕｉｔｓ
ｏｎ Ｄｉｇｉｔａｌ ＣＭＯＳ Ｃｈｉｐｓ」ＪＳ
ＳＣ，Ｊｕｎｅ １９８５において開示されるサンプル
時間基準がある。この種の従来の回路を図１に示してお
り、図において、値の等しくない２つの定電流源、Ｉ1
およびＩ2 が、ダイオード接続のバイポーラトランジス
タＴ1 およびＴ2 のそれぞれのエミッタを駆動してい
る。Ｔ1 およびＴ2 にかかる各電圧は、スイッチトキャ
パシタ集分器に印加される。
Ｖｉｔｔｕｓ，「Ｄｅｓｉｇｎ ｏｆ Ｈｉｇｈ Ｐｅ
ｒｆｏｒｍａｎｃｅ Ａｎａｌｏｇ Ｃｉｒｃｕｉｔｓ
ｏｎ Ｄｉｇｉｔａｌ ＣＭＯＳ Ｃｈｉｐｓ」ＪＳ
ＳＣ，Ｊｕｎｅ １９８５において開示されるサンプル
時間基準がある。この種の従来の回路を図１に示してお
り、図において、値の等しくない２つの定電流源、Ｉ1
およびＩ2 が、ダイオード接続のバイポーラトランジス
タＴ1 およびＴ2 のそれぞれのエミッタを駆動してい
る。Ｔ1 およびＴ2 にかかる各電圧は、スイッチトキャ
パシタ集分器に印加される。
【００１０】このスイッチトキャパシタ集分器は、演算
増幅器ＯＰを、キャパシタＣ1 ，Ｃ2 およびＣ3 と組み
合わせたもので構成される。キャパシタＣ1 ，Ｃ2 およ
びＣ3 は、スイッチＳ1 Ｓ2 Ｓ3 およびＳ4 を利用して
選択的に切り換えられる。これらのスイッチは、適切な
周波数で同期して切り換えられ演算増幅器ＯＰの出力に
おけるＶbeとδＶbeとの重みつき合計である電圧基準信
号Ｖref を得るようにしている。この構成における電圧
基準Ｖref は、以下の式によって表わされる。
増幅器ＯＰを、キャパシタＣ1 ，Ｃ2 およびＣ3 と組み
合わせたもので構成される。キャパシタＣ1 ，Ｃ2 およ
びＣ3 は、スイッチＳ1 Ｓ2 Ｓ3 およびＳ4 を利用して
選択的に切り換えられる。これらのスイッチは、適切な
周波数で同期して切り換えられ演算増幅器ＯＰの出力に
おけるＶbeとδＶbeとの重みつき合計である電圧基準信
号Ｖref を得るようにしている。この構成における電圧
基準Ｖref は、以下の式によって表わされる。
【００１１】
【数１】
【００１２】この式は、ａ1 およびａ2 が、それぞれＣ
1 ／Ｃ3 およびＣ2 ／Ｃ3 に等しいものとしている。上
記の式にこの重みを代入して以下の式が得られる。
1 ／Ｃ3 およびＣ2 ／Ｃ3 に等しいものとしている。上
記の式にこの重みを代入して以下の式が得られる。
【００１３】
【数２】
【００１４】重みａ1 およびａ2 （即ち、Ｃ1 ，Ｃ2 お
よびＣ3 ）を選択して、電圧基準信号Ｖref を環境温度
とは無関係のものにすることができる。したがって、キ
ャパシタＣ1 ，Ｃ2 およびＣ3 の値を選択して電圧基準
信号Ｖref を温度変化と無関係のものにするには、環境
温度の変化による１つのトランジスタの電圧降下の増大
が、環境温度の同じ変化によるもう１つのトランジスタ
の電圧降下の対応する減少によって相殺されるように
し、またその逆も同様である。
よびＣ3 ）を選択して、電圧基準信号Ｖref を環境温度
とは無関係のものにすることができる。したがって、キ
ャパシタＣ1 ，Ｃ2 およびＣ3 の値を選択して電圧基準
信号Ｖref を温度変化と無関係のものにするには、環境
温度の変化による１つのトランジスタの電圧降下の増大
が、環境温度の同じ変化によるもう１つのトランジスタ
の電圧降下の対応する減少によって相殺されるように
し、またその逆も同様である。
【００１５】各スイッチがこれらのキャパシタを制御す
るが、これらのスイッチは、演算増幅器のオフセットを
相殺するものでもある。初期リセットステップは、スイ
ッチＳ3 （閉じるかまたはＯＮにする）を介して演算増
幅器の入力と出力とを短絡させることによって達成され
る。スイッチＳ1 およびＳ2 は、第１の電圧で動作する
第１のトランジスタの第１の共通節点から入力電圧が得
られるように配置されている。
るが、これらのスイッチは、演算増幅器のオフセットを
相殺するものでもある。初期リセットステップは、スイ
ッチＳ3 （閉じるかまたはＯＮにする）を介して演算増
幅器の入力と出力とを短絡させることによって達成され
る。スイッチＳ1 およびＳ2 は、第１の電圧で動作する
第１のトランジスタの第１の共通節点から入力電圧が得
られるように配置されている。
【００１６】第２のステップにおいては、スイッチＳ3
が開き、演算増幅器の出力がキャパシタＣ3 を介して演
算増幅器ＯＰにフィードバックされる。また、スイッチ
Ｓ１およびＳ２ も第２の電流値で動作する第２のトラ
ンジスタの第２の共通節点から入力電圧が得られるよう
な位置へ動かされる。この第２のステップ中に基準電圧
が生成され、次のリセットステップまで利用可能とな
る。一般に、実用上の理由から、この基準電圧利用可能
ステップが、リセットステップよりもずっと長い。
が開き、演算増幅器の出力がキャパシタＣ3 を介して演
算増幅器ＯＰにフィードバックされる。また、スイッチ
Ｓ１およびＳ２ も第２の電流値で動作する第２のトラ
ンジスタの第２の共通節点から入力電圧が得られるよう
な位置へ動かされる。この第２のステップ中に基準電圧
が生成され、次のリセットステップまで利用可能とな
る。一般に、実用上の理由から、この基準電圧利用可能
ステップが、リセットステップよりもずっと長い。
【００１７】上述した基準回路は、連続して数個のユー
ザ回路によって負荷を受けた場合に、出力電圧値を正し
い基準電圧値へ復元するのが遅いという問題点がある。
キャパシタＣ1 およびＣ2 の干渉が、基準回路が負荷を
受けた後に正しい電圧値に回復するのが遅い主たる原因
である。
ザ回路によって負荷を受けた場合に、出力電圧値を正し
い基準電圧値へ復元するのが遅いという問題点がある。
キャパシタＣ1 およびＣ2 の干渉が、基準回路が負荷を
受けた後に正しい電圧値に回復するのが遅い主たる原因
である。
【００１８】温度変化に対して正確に補償を行うために
は、キャパシタＣ1 ＋Ｃ2 の静電容量とキャパシタＣ3
の静電容量との間の比がかなり大きくなければならな
い。Ｃ1 ＋Ｃ2 とＣ3 との間のこの比は、通常は１０よ
りも大きいことが必要である。リセットステップの後に
おいて、演算増幅器の出力から反転入力へのフィードバ
ックは、総てがキャパシタＣ3 を通る。このフィードバ
ック電圧は、主にこの高い容量比のために、キャパシタ
Ｃ1 およびＣ2 によって減衰される。
は、キャパシタＣ1 ＋Ｃ2 の静電容量とキャパシタＣ3
の静電容量との間の比がかなり大きくなければならな
い。Ｃ1 ＋Ｃ2 とＣ3 との間のこの比は、通常は１０よ
りも大きいことが必要である。リセットステップの後に
おいて、演算増幅器の出力から反転入力へのフィードバ
ックは、総てがキャパシタＣ3 を通る。このフィードバ
ック電圧は、主にこの高い容量比のために、キャパシタ
Ｃ1 およびＣ2 によって減衰される。
【００１９】フィードバック信号のこの容量減衰は、演
算増幅器を、せばめられた帯域内で動作させる。この減
衰が演算増幅器の電位帯域幅の最大限の活用を妨げてい
る。Ｃ1 ＋Ｃ2 とＣ3 との間の比率が高くなるにしたが
って、帯域幅がせまくなる。演算増幅器の整定時間は、
その通過域またはその演算増幅器によって活用される帯
域幅によって定まる。せまくなった通過域が電圧基準信
号Ｖref の再生成期間の遅さとなって表われる。したが
って、キャパシタＣ1 およびＣ2 によって引き起こされ
た減衰が基準回路通過域をせまくし、これがその回路再
生成期間を遅くする。
算増幅器を、せばめられた帯域内で動作させる。この減
衰が演算増幅器の電位帯域幅の最大限の活用を妨げてい
る。Ｃ1 ＋Ｃ2 とＣ3 との間の比率が高くなるにしたが
って、帯域幅がせまくなる。演算増幅器の整定時間は、
その通過域またはその演算増幅器によって活用される帯
域幅によって定まる。せまくなった通過域が電圧基準信
号Ｖref の再生成期間の遅さとなって表われる。したが
って、キャパシタＣ1 およびＣ2 によって引き起こされ
た減衰が基準回路通過域をせまくし、これがその回路再
生成期間を遅くする。
【００２０】再生成期間を短くするためには、必要より
高速の演算増幅器を用いることができる。しかし、より
高速の演算増幅器は、その集積回路のずっと大きな領域
を占有し、比較的小さな演算増幅器よりも大きな電力を
吸収する。集積回路の領域および電力消費は、殆どの場
合に最小限のものとすべきである。したがって、多くの
場合、領域的制約および電力消費上の制限から、これら
の高速演算増幅器を有効に利用することはできない。ま
た、多くの場合、過度の遅延時間のために、比較的遅い
演算増幅器を電圧基準回路において用いることはできな
い。
高速の演算増幅器を用いることができる。しかし、より
高速の演算増幅器は、その集積回路のずっと大きな領域
を占有し、比較的小さな演算増幅器よりも大きな電力を
吸収する。集積回路の領域および電力消費は、殆どの場
合に最小限のものとすべきである。したがって、多くの
場合、領域的制約および電力消費上の制限から、これら
の高速演算増幅器を有効に利用することはできない。ま
た、多くの場合、過度の遅延時間のために、比較的遅い
演算増幅器を電圧基準回路において用いることはできな
い。
【００２１】
【発明が解決しようとする課題】本発明の目的は、回路
が負荷を受けた後に正しい出力電圧値に急速に回復す
る、ＣＭＯＳ技術の集積回路の一部として実現可能なサ
ンプルバンドギャップ電圧基準回路を提供することにあ
る。
が負荷を受けた後に正しい出力電圧値に急速に回復す
る、ＣＭＯＳ技術の集積回路の一部として実現可能なサ
ンプルバンドギャップ電圧基準回路を提供することにあ
る。
【００２２】本発明の別の目的は、シリコンチップ占有
領域を小さくし且つ電力消費を減少させた基準電圧回路
を提供することにある。
領域を小さくし且つ電力消費を減少させた基準電圧回路
を提供することにある。
【００２３】
【課題を解決するための手段】本発明は、２つの補償電
圧源と、スイッチトキャパシタ積算器と、分離スイッチ
とを有するサンプルバンドギャップ電圧基準回路によっ
て、上述の目的並びに以下の説明から明らかとなる他の
目的および効果を達成するものである。この回路は、定
電圧源に接続する同じ種類の端子を有する第１のバイポ
ーラダイオードと第２のバイポーラダイオードとを有し
ている。また、これらのダイオードはそれぞれの電流源
によって駆動される同じ種類の反対の端子も有してい
る。これらの電流源は、一定であり且つ電流値の等しく
ないものである。
圧源と、スイッチトキャパシタ積算器と、分離スイッチ
とを有するサンプルバンドギャップ電圧基準回路によっ
て、上述の目的並びに以下の説明から明らかとなる他の
目的および効果を達成するものである。この回路は、定
電圧源に接続する同じ種類の端子を有する第１のバイポ
ーラダイオードと第２のバイポーラダイオードとを有し
ている。また、これらのダイオードはそれぞれの電流源
によって駆動される同じ種類の反対の端子も有してい
る。これらの電流源は、一定であり且つ電流値の等しく
ないものである。
【００２４】また、この回路は、スイッチトキャパシタ
積分器も有している。この積分器は、３つのキャパシタ
と、演算増幅器と、各種のスイッチとを備えている。第
１のキャパシタは、第１の共通節点と、第１ダイオード
の対向端子または第２ダイオードの対向端子に交互に接
続するようにされた第１のスイッチとの間に接続され
る。第２のキャパシタは、前記第１共通接点と、第２ダ
イオードの対向端子または固定電圧のいずれかに交互に
接続するようにされた第２のスイッチとの間に接続され
る。この増幅器は、入力と、出力と、増幅器の出力と入
力との間に接続される第３のスイッチとを有している。
第３のキャパシタは、増幅器の入力に接続する端子と、
第４のスイッチに接続する対向端子とを備えており、前
記第４スイッチは、第３キャパシタを、増幅器の出力ま
たは電圧源のいずれかに交互に結合させることができ
る。また、この回路は、前記共通節点と前記第１増幅器
の入力との間に接続され、特定の状況下において第１お
よび第２キャパシタを演算増幅器入力節点から分離する
第５のスイッチを備えている。
積分器も有している。この積分器は、３つのキャパシタ
と、演算増幅器と、各種のスイッチとを備えている。第
１のキャパシタは、第１の共通節点と、第１ダイオード
の対向端子または第２ダイオードの対向端子に交互に接
続するようにされた第１のスイッチとの間に接続され
る。第２のキャパシタは、前記第１共通接点と、第２ダ
イオードの対向端子または固定電圧のいずれかに交互に
接続するようにされた第２のスイッチとの間に接続され
る。この増幅器は、入力と、出力と、増幅器の出力と入
力との間に接続される第３のスイッチとを有している。
第３のキャパシタは、増幅器の入力に接続する端子と、
第４のスイッチに接続する対向端子とを備えており、前
記第４スイッチは、第３キャパシタを、増幅器の出力ま
たは電圧源のいずれかに交互に結合させることができ
る。また、この回路は、前記共通節点と前記第１増幅器
の入力との間に接続され、特定の状況下において第１お
よび第２キャパシタを演算増幅器入力節点から分離する
第５のスイッチを備えている。
【００２５】
【実施例】本発明を、以下において、非制限的な添付の
図面に示した好ましい実施例の幾つかと照らし合わせ
て、より詳細に説明する。
図面に示した好ましい実施例の幾つかと照らし合わせ
て、より詳細に説明する。
【００２６】図２において、本発明の好ましい実施例の
１つにしたがったサンプルバンドギャップ電圧基準回路
を示す。この回路は、異なる値の定電流を生成する２つ
の電流源Ｉ1 およびＩ2 を有する。これらの電流源Ｉ1
およびＩ2 は、バイポーラトランジスタＴ1 およびＴ2
のそれぞれのエミッタを駆動する。トランジスタＴ1お
よびＴ2 は、それらのコレクタおよびそれらのベースが
地電位に接続するように接続されている。この回路構成
は、トランジスタＴ1 およびＴ2 をダイオード結合で接
続している。
１つにしたがったサンプルバンドギャップ電圧基準回路
を示す。この回路は、異なる値の定電流を生成する２つ
の電流源Ｉ1 およびＩ2 を有する。これらの電流源Ｉ1
およびＩ2 は、バイポーラトランジスタＴ1 およびＴ2
のそれぞれのエミッタを駆動する。トランジスタＴ1お
よびＴ2 は、それらのコレクタおよびそれらのベースが
地電位に接続するように接続されている。この回路構成
は、トランジスタＴ1 およびＴ2 をダイオード結合で接
続している。
【００２７】２つのトランジスタＴ1 およびＴ2 のそれ
ぞれのエミッタと接地との間の電圧降下は、各トランジ
スタのベースとエミッタとの間の電圧Ｖbeに等しい。ス
イッチＳ2 は、キャパシタＣ2 を、地電位またはトラン
ジスタＴ2 のエミッタに交互に接続し、スイッチＳ1
は、キャパシタＣ1 を、トランジスタＴ1 のエミッタま
たはトランジスタＴ2 のエミッタに交互に接続する。
ぞれのエミッタと接地との間の電圧降下は、各トランジ
スタのベースとエミッタとの間の電圧Ｖbeに等しい。ス
イッチＳ2 は、キャパシタＣ2 を、地電位またはトラン
ジスタＴ2 のエミッタに交互に接続し、スイッチＳ1
は、キャパシタＣ1 を、トランジスタＴ1 のエミッタま
たはトランジスタＴ2 のエミッタに交互に接続する。
【００２８】これら２つのキャパシタＣ1 およびＣ2 の
両端子は、スイッチＳ5 に接続されている。スイッチＳ
5 は、演算増幅器ＯＰの反転入力に接続している。演算
増幅器ＯＰの非反転入力は、地電位に接続している。演
算増幅器ＯＰの出力は、あるときはキャパシタＣ3 によ
って演算増幅器ＯＰの反転入力に結合し、ほかのときに
はスイッチＳ3 を介してこの反転入力に結合する。キャ
パシタＣ3 は、スイッチＳ4 に結合する１つの端子を有
し、これが、キャパシタＣ3 を、定充電電圧ＶCMまたは
演算増幅器ＯＰの出力端子に交互に接続する。
両端子は、スイッチＳ5 に接続されている。スイッチＳ
5 は、演算増幅器ＯＰの反転入力に接続している。演算
増幅器ＯＰの非反転入力は、地電位に接続している。演
算増幅器ＯＰの出力は、あるときはキャパシタＣ3 によ
って演算増幅器ＯＰの反転入力に結合し、ほかのときに
はスイッチＳ3 を介してこの反転入力に結合する。キャ
パシタＣ3 は、スイッチＳ4 に結合する１つの端子を有
し、これが、キャパシタＣ3 を、定充電電圧ＶCMまたは
演算増幅器ＯＰの出力端子に交互に接続する。
【００２９】スイッチ信号源ＳＧは、制御線Ｌ1 および
Ｌ2 によってスイッチＳ1 〜Ｓ5 の切り換えを制御する
信号を生成する。線Ｌ1 およびＬ2 は、図２において破
線で示されている。演算増幅器ＯＰの出力は、必要な出
力基準電圧Ｖref を供給する。
Ｌ2 によってスイッチＳ1 〜Ｓ5 の切り換えを制御する
信号を生成する。線Ｌ1 およびＬ2 は、図２において破
線で示されている。演算増幅器ＯＰの出力は、必要な出
力基準電圧Ｖref を供給する。
【００３０】図２からわかるように、本発明にしたがっ
た回路は、キャパシタＣ1 およびＣ2 と演算増幅器ＯＰ
の入力との間のスイッチＳ5 の導入によって従来の回路
とは異なっている。上述した初期「リセット」ステップ
中において、スイッチＳ5 は閉じており（ＯＮ）、この
回路は図１の回路と同様に動作する。次のステップ、ま
たは「ホールド」ステップ中はスイッチＳ1 〜Ｓ4 はも
う１つの状態に切り換えられる。しかしスイッチ５は、
基準電圧が利用可能になるまでしばらくは閉じた（Ｏ
Ｎ）ままである。この遷移の遅延を、図３の信号Ｌ2 に
みることができる。基準電圧信号が利用可能になった後
に、スイッチ５は開かれ（ＯＦＦ）（図３のＬ2 信号の
ハイからローへの切り換わり）、次のリセットステップ
まで開かれたままとなる。
た回路は、キャパシタＣ1 およびＣ2 と演算増幅器ＯＰ
の入力との間のスイッチＳ5 の導入によって従来の回路
とは異なっている。上述した初期「リセット」ステップ
中において、スイッチＳ5 は閉じており（ＯＮ）、この
回路は図１の回路と同様に動作する。次のステップ、ま
たは「ホールド」ステップ中はスイッチＳ1 〜Ｓ4 はも
う１つの状態に切り換えられる。しかしスイッチ５は、
基準電圧が利用可能になるまでしばらくは閉じた（Ｏ
Ｎ）ままである。この遷移の遅延を、図３の信号Ｌ2 に
みることができる。基準電圧信号が利用可能になった後
に、スイッチ５は開かれ（ＯＦＦ）（図３のＬ2 信号の
ハイからローへの切り換わり）、次のリセットステップ
まで開かれたままとなる。
【００３１】演算増幅器ＯＰからの基準電圧信号Ｖref
は演算増幅器の出力が負荷を受けた場合に、図１の回路
のように変動することはない。スイッチＳ5 は、それが
非導電状態に切り換えられた後において、演算増幅器を
キャパシタＣ1 およびＣ2 から分離する。したがって、
キャパシタＣ1 およびＣ2 は、フィードバック信号に影
響を及ぼして減衰させたり、或いは演算増幅器の通過域
をせばめたりすることがない。
は演算増幅器の出力が負荷を受けた場合に、図１の回路
のように変動することはない。スイッチＳ5 は、それが
非導電状態に切り換えられた後において、演算増幅器を
キャパシタＣ1 およびＣ2 から分離する。したがって、
キャパシタＣ1 およびＣ2 は、フィードバック信号に影
響を及ぼして減衰させたり、或いは演算増幅器の通過域
をせばめたりすることがない。
【００３２】この回路の構造および機能のより詳細な説
明は以下の通りである。スイッチＳ5 が開いた（ＯＦ
Ｆ）場合に、演算増幅器ＯＰの入力へのフィードバック
が、キャパシタＣ3 のみによって構成されることは明ら
かである。キャパシタＣ3 は、演算増幅器ＯＰの入力と
出力との間に配置されており、スイッチＳ4 がキャパシ
タＣ3 の１つの端子を定充電電圧Ｖcmに接続する場合
に、適切な電圧で充電されている。
明は以下の通りである。スイッチＳ5 が開いた（ＯＦ
Ｆ）場合に、演算増幅器ＯＰの入力へのフィードバック
が、キャパシタＣ3 のみによって構成されることは明ら
かである。キャパシタＣ3 は、演算増幅器ＯＰの入力と
出力との間に配置されており、スイッチＳ4 がキャパシ
タＣ3 の１つの端子を定充電電圧Ｖcmに接続する場合
に、適切な電圧で充電されている。
【００３３】スイッチＳ4 がキャパシタＣ3 を演算増幅
器の出力に接続するように切り換えられた後、キャパシ
タＣ3 の端子は放電されないから基準電圧が得られるス
テップ中は電荷を維持する。キャパシタＣ3 は、負荷が
かけられて出力電圧信号が低下するまで、その電荷を保
持する。負荷がかけられると、キャパシタＣ3 は、低下
を補償するために放電する。
器の出力に接続するように切り換えられた後、キャパシ
タＣ3 の端子は放電されないから基準電圧が得られるス
テップ中は電荷を維持する。キャパシタＣ3 は、負荷が
かけられて出力電圧信号が低下するまで、その電荷を保
持する。負荷がかけられると、キャパシタＣ3 は、低下
を補償するために放電する。
【００３４】スイッチＳ5 が閉じた（ＯＮ）状態では、
キャパシタＣ3 からのこの放電は、キャパシタＣ1 およ
びＣ2 によって減衰される。しかし、Ｓ5 が開いている
（ＯＦＦ）場合、キャパシタＣ3 からの放電は、キャパ
シタＣ１およびＣ2 の減衰によって変えられることなし
に、演算増幅器の入力にフィードバックされる。したが
って、この回路においてＳ5 が開いた（ＯＦＦ）後、演
算増幅器の入力にフィードバックされる信号においてキ
ャパシタＣ1 およびＣ2 による減衰は起り得ないことに
なる。
キャパシタＣ3 からのこの放電は、キャパシタＣ1 およ
びＣ2 によって減衰される。しかし、Ｓ5 が開いている
（ＯＦＦ）場合、キャパシタＣ3 からの放電は、キャパ
シタＣ１およびＣ2 の減衰によって変えられることなし
に、演算増幅器の入力にフィードバックされる。したが
って、この回路においてＳ5 が開いた（ＯＦＦ）後、演
算増幅器の入力にフィードバックされる信号においてキ
ャパシタＣ1 およびＣ2 による減衰は起り得ないことに
なる。
【００３５】このため、演算増幅器は、その最大限の帯
域幅で、したがってその構造と両立する最大速度で動作
する。したがって、帯域幅の減少を補償するために演算
増幅器の大きさを増大する必要はない。また、演算増幅
器のこの速度の増大は、電力消費の増加を伴うものでは
ない。
域幅で、したがってその構造と両立する最大速度で動作
する。したがって、帯域幅の減少を補償するために演算
増幅器の大きさを増大する必要はない。また、演算増幅
器のこの速度の増大は、電力消費の増加を伴うものでは
ない。
【００３６】このように、この演算増幅器は、出力電圧
節にかかる負荷の増大によって引き起こされる出力基準
電圧の劣化に比較的すみやかに応答する。したがって、
電圧基準Ｖref の値を従来は長期の間変えていた負荷回
路が、出力電圧に著しい影響を与えない。一般に、この
演算増幅器は、図１の回路におけるものよりも１０倍の
速さで、出力を正しい値に戻す。
節にかかる負荷の増大によって引き起こされる出力基準
電圧の劣化に比較的すみやかに応答する。したがって、
電圧基準Ｖref の値を従来は長期の間変えていた負荷回
路が、出力電圧に著しい影響を与えない。一般に、この
演算増幅器は、図１の回路におけるものよりも１０倍の
速さで、出力を正しい値に戻す。
【００３７】図３において、波形（ａ）は、スイッチＳ
1 ，Ｓ2 ，Ｓ3 ，Ｓ4 に対する制御線Ｌ1 上の制御信号
である。制御線Ｌ2 上の波形（ｂ）は、スイッチＳ5 の
制御信号である。例えば、約１２５μｓの動作サイクル
が、アナログ／ディジタル変換器へのこの基準電圧回路
の応用として一般的である。信号（ａ）のリセットステ
ップからわかるようにＬ1 はローまたはゼロの値であ
り、ゲートＳ1 〜Ｓ4 の総てが図２に示したのとは反対
の位置にある。次に、Ｌ1 はハイの値に変化し、スイッ
チＳ1 〜Ｓ4 の位置を、図２に示した位置へ切り換え
る。
1 ，Ｓ2 ，Ｓ3 ，Ｓ4 に対する制御線Ｌ1 上の制御信号
である。制御線Ｌ2 上の波形（ｂ）は、スイッチＳ5 の
制御信号である。例えば、約１２５μｓの動作サイクル
が、アナログ／ディジタル変換器へのこの基準電圧回路
の応用として一般的である。信号（ａ）のリセットステ
ップからわかるようにＬ1 はローまたはゼロの値であ
り、ゲートＳ1 〜Ｓ4 の総てが図２に示したのとは反対
の位置にある。次に、Ｌ1 はハイの値に変化し、スイッ
チＳ1 〜Ｓ4 の位置を、図２に示した位置へ切り換え
る。
【００３８】図３（ｂ）からわかるように、Ｌ2 は、Ｌ
1 がローである期間全体を通してハイであり、Ｌ2 は、
Ｌ1 がハイになった後のある期間、ハイのままである。
Ｌ2がハイの場合、スイッチＳ5 は、図２に示したのと
は反対の位置、つまり閉じた（ＯＮ）状態にある。基準
電圧信号Ｖref を出力節から得ることができるようにす
るのに充分な一定の期間後に、Ｌ2 はローになり、Ｓ5
を図２に示した位置のような開いた状態（ＯＦＦ）に切
り換える。この状態において、キャパシタＣ1およびＣ2
は、演算増幅器の入力節から分離しており、これらの
キャパシタは、フィードバック電圧を減衰しないように
なっている。
1 がローである期間全体を通してハイであり、Ｌ2 は、
Ｌ1 がハイになった後のある期間、ハイのままである。
Ｌ2がハイの場合、スイッチＳ5 は、図２に示したのと
は反対の位置、つまり閉じた（ＯＮ）状態にある。基準
電圧信号Ｖref を出力節から得ることができるようにす
るのに充分な一定の期間後に、Ｌ2 はローになり、Ｓ5
を図２に示した位置のような開いた状態（ＯＦＦ）に切
り換える。この状態において、キャパシタＣ1およびＣ2
は、演算増幅器の入力節から分離しており、これらの
キャパシタは、フィードバック電圧を減衰しないように
なっている。
【００３９】また、本発明は、４図に示す形態で実施す
ることもできる。この実施例において、電圧基準回路
は、差動演算増幅器および差動（シングルエンド形では
ない）出力端子を有している。この回路は図２のものと
類似しており殆どの構成要素が同じ機能をしている。こ
の演算増幅器は完全に差動型ものであり、両方の枝路が
フィードバックをもたらしている。フィードバック信号
の１つは、Ｃ3 ，Ｓ3 ，Ｓ4 で構成される枝路を通って
おり、もう１つのフィードバック信号は、Ｃ3 ’，Ｓ
3 ’，Ｓ4 ’で構成される枝路を通っている。また、こ
の回路は、従来の構成要素のＣ1 ，Ｃ2 ，Ｓ1 ，Ｓ2 ，
Ｓ5 と合わせて、第２の対のキャパシタＣ1’，Ｃ2 ’
および関連するスイッチＳ1 ’，Ｓ2 ’およびＳ5 ’を
含んでいる。付随するスイッチＳ1 ’，Ｓ2 ’およびＳ
5 ’を備えたキャパシタＣ1 ’，Ｃ2’は、トランジス
タＴ1 ，Ｔ2 の各エミッタを、演算増幅器ＯＰの第２の
入力節に接続している。
ることもできる。この実施例において、電圧基準回路
は、差動演算増幅器および差動（シングルエンド形では
ない）出力端子を有している。この回路は図２のものと
類似しており殆どの構成要素が同じ機能をしている。こ
の演算増幅器は完全に差動型ものであり、両方の枝路が
フィードバックをもたらしている。フィードバック信号
の１つは、Ｃ3 ，Ｓ3 ，Ｓ4 で構成される枝路を通って
おり、もう１つのフィードバック信号は、Ｃ3 ’，Ｓ
3 ’，Ｓ4 ’で構成される枝路を通っている。また、こ
の回路は、従来の構成要素のＣ1 ，Ｃ2 ，Ｓ1 ，Ｓ2 ，
Ｓ5 と合わせて、第２の対のキャパシタＣ1’，Ｃ2 ’
および関連するスイッチＳ1 ’，Ｓ2 ’およびＳ5 ’を
含んでいる。付随するスイッチＳ1 ’，Ｓ2 ’およびＳ
5 ’を備えたキャパシタＣ1 ’，Ｃ2’は、トランジス
タＴ1 ，Ｔ2 の各エミッタを、演算増幅器ＯＰの第２の
入力節に接続している。
【００４０】この第２の実施例は、図２の実施例と同様
に動作し、同じ効果を有している。しかし、この実施例
は、完全差動構造によるさらなる効果を有している。完
全差動構造は、電源雑音に対する感度の低さ、高い出力
ダイナミックス、およびスイッチング中の電荷注入によ
るより大きな補償能力を有している。
に動作し、同じ効果を有している。しかし、この実施例
は、完全差動構造によるさらなる効果を有している。完
全差動構造は、電源雑音に対する感度の低さ、高い出力
ダイナミックス、およびスイッチング中の電荷注入によ
るより大きな補償能力を有している。
【００４１】本発明の好ましい実施例について説明して
きたが、当業者が同等の変更および変化例を案出し得る
と理解すべきである。例えばキャパシタＣ3 のためのス
イッチＳ4 なしに本回路を実現し得るものであり、その
場合は、これをスイッチＳ3に永久的に並列接続するこ
とができる。
きたが、当業者が同等の変更および変化例を案出し得る
と理解すべきである。例えばキャパシタＣ3 のためのス
イッチＳ4 なしに本回路を実現し得るものであり、その
場合は、これをスイッチＳ3に永久的に並列接続するこ
とができる。
【図１】従来技術にしたがったサンプルバンドギャップ
電圧基準回路を示す図である。
電圧基準回路を示す図である。
【図２】本発明の第１実施例にしたがったサンプルバン
ドギャップ電圧基準回路を示す図である。
ドギャップ電圧基準回路を示す図である。
【図３】図２の回路に付属する各スイッチのいくつかの
スイッチング波形のプロット図である。
スイッチング波形のプロット図である。
【図４】本発明の第２の実施例にしたがったサンプルバ
ンドギャップ電圧基準回路を示す図である。
ンドギャップ電圧基準回路を示す図である。
ＯＰ…演算増幅器 Ｔ1 ，Ｔ2 …バイ
ポーラトランジスタ Ｉ1 ，Ｉ2 …電流源 Ｌ1 ，Ｌ2 …制御
線 Ｃ1 ，Ｃ2 ，Ｃ3・・・キャパシタ ＳＧ・・・ スイッチ
信号源 Ｓ1 ，Ｓ2 ，Ｓ3 ，Ｓ4 ，Ｓ5 …スイッチ
ポーラトランジスタ Ｉ1 ，Ｉ2 …電流源 Ｌ1 ，Ｌ2 …制御
線 Ｃ1 ，Ｃ2 ，Ｃ3・・・キャパシタ ＳＧ・・・ スイッチ
信号源 Ｓ1 ，Ｓ2 ，Ｓ3 ，Ｓ4 ，Ｓ5 …スイッチ
───────────────────────────────────────────────────── フロントページの続き (72)発明者 ニッコリーニ ゲルマノ イタリア国 29100 ピアセンツァ ヴィ ア パヴェシ ６
Claims (18)
- 【請求項１】 第１の節において接続され且つ第１およ
び第２の電圧端子の間に直列に接続された第１の電流源
と第１のダイオード要素と、 第２の節において接続され、且つ前記第１および第２の
電圧端子間に直列に接続された第２の電流源と第２ダイ
オード要素であって、前記第１および第２電流源の電流
が異なる前記第２電流源と第２ダイオード要素と、 第１端子が第２および第３端子に選択的に接続可能で、
その前記第２および第３端子が前記第１および第２節に
それぞれ接続する第１スイッチと、 第１端子が第２および第３端子に選択的に接続可能で、
その前記第２および第３端子が前記第２節および前記第
２電圧端子にそれぞれ接続する第２スイッチと、 前記第１スイッチの前記第１端子に接続する第１端子を
有する第１のキャパシタと、 前記第２スイッチの前記第１端子に接続する第１端子を
有する第２のキャパシタであって、前記第１および第２
キャパシタの各第２端子は共に第３の節に接続するよう
にされた前記第２キャパシタと、 第１および第２の端子を有し、その第１端子が前記第３
節に接続する第３のスイッチと、 入力および出力を有し、その入力が前記第３スイッチの
前記第２端子に接続する増幅器と、 前記増幅器の前記入力および前記出力の間に接続する第
１および第２の端子を有する第４のスイッチと、 前記増幅器の前記入力に接続する第１の端子と、前記増
幅器の前記出力に接続する第２の端子とを有する第３の
キャパシタとを有することを特徴とするサンプルバンド
ギャップ電圧基準回路。 - 【請求項２】 第２および第３端子に選択的に接続可能
なその第１端子を有する第５のスイッチであって、前記
第１端子は前記第３キャパシタの前記第２端子に接続
し、前記第２端子は前記増幅器の前記出力に接続し、前
記第３端子は電圧基準端子に接続する前記第５スイッチ
を含み、前記第３キャパシタの前記第２端子は、前記増
幅器の前記出力或いは前記電圧基準端子に選択的に接続
することを特徴とする請求項１記載のサンプルバンドギ
ャップ電圧基準回路。 - 【請求項３】 前記第１、第２、第３、第４および第５
スイッチのスイッチングを制御するための、選択した周
波数における周期的スイッチング信号を生成する制御回
路を含むことを特徴とする請求項２記載のサンプルバン
ドギャップ電圧基準回路。 - 【請求項４】 前記第１、第２、第３および第４スイッ
チのスイッチングを制御するための、選択した周波数に
おける周期的スイッチング信号を生成する制御回路を含
むことを特徴とする請求項１記載のサンプルバンドギャ
ップ電圧基準回路。 - 【請求項５】 前記各ダイオード要素のそれぞれが、共
通に接続されるベースおよびコレクタ端子を有するバイ
ポーラトランジスタでなることを特徴とする請求項１記
載のサンプルバンドギャップ電圧基準回路。 - 【請求項６】 前記第２電圧端子は、前記基準回路に対
する共通接地をなすことを特徴とする請求項１記載のサ
ンプルバンドギャップ電圧基準回路。 - 【請求項７】 第１の節において接続され、且つ第１お
よび第２の電圧端子の間に直列に接続される第１の電流
源と第１のダイオート要素と、 第１の節において接続され、且つ前記第１および第２の
電圧端子間に直列に接続される第２の電流源と第２ダイ
オード要素であって、前記第１および第２電流源の電流
が異なる前記第２電流源および第２ダイオード要素と、 第１端子が第２および第３端子に選択的に接続可能で、
その第２および第３端子が前記第１および第２節にそれ
ぞれ接続する第１スイッチと、 第１端子が第２および第３端子に選択的に接続可能で、
その第２および第３端子が前記第２節および前記第２電
圧端子にそれぞれ接続する第２スイッチと、 前記第１スイッチの前記第１端子に接続する第１端子を
有する第１のキャパシタと、 前記第２スイッチの前記第１端子に接続する第１端子を
有する第２のキャパシタであって、前記第１および第２
キャパシタの各第２端子は共に第３の節に接続するよう
にされた前記第２キャパシタと、 第１および第２の端子を有し、その第１端子が前記第３
節に接続する第３のスイッチと、 第１入力および対応する第１出力と、第２入力および対
応する第２出力を有し、その第１入力が前記第３スイッ
チの前記第２端子に接続する差動増幅器と、 前記増幅器の前記第１入力と前記第１出力との間に接続
される第１および第２の端子を有する第４のスイッチ
と、 第２および第３の端子に選択的に接続可能な第１端子を
有し、その第２の端子は電圧基準端子に接続し、その第
３端子は前記増幅器の前記第１出力に接続する第５のス
イッチと、 前記増幅器の前記第１入力に接続する第１端子と、前記
第５スイッチの前記第１端子に接続する第２端子とを有
する第３のキャパシタと、 第１端子が第２および第３端子に選択的に接続可能で、
その第２および第３端子が前記第１および第２節にそれ
ぞれ接続する第６スイッチと、 第１端子が第２および第３端子に選択的に接続可能で、
その第２および第３端子が前記第２節および前記第２電
圧端子にそれぞれ接続する第７スイッチと、 前記第６スイッチの前記第１端子に接続する第１端子を
有する第４のキャパシタと、 前記第７スイッチの前記第１端子に接続する第１端子を
有する第５のキャパシタであって、前記第４および第５
キャパシタの各第２端子は共に第４の節に接続するよう
にされた前記第５キャパシタと、 第１および第２の端子を有し、その第１端子は前記第４
節に接続し、その第２端子は前記増幅器の前記第２入力
に接続する第８スイッチと、 前記増幅器の前記第２入力および前記第２出力の間に接
続する第１および第２端子を有する第９のスイッチと、 第１の端子および第２の端子を有し、その前記第１端子
は前記増幅器の前記第２入力に接続する第６のキャパシ
タと、 第２および第３の端子に選択的に接続可能な第１の端子
を有し、その前記第１端子は前記第６キャパシタの前記
第２端子に接続し、その前記第２端子は電圧基準端子に
接続し、前記第３端子は前記増幅器の前記第２出力に接
続する第１０のスイッチとを有することを特徴とするサ
ンプルバンドギャップ電圧基準回路。 - 【請求項８】 前記第１、第２、第３、第４、第５、第
６、第７、第８、第９および第１０スイッチのスイッチ
ングを制御するための選択した周波数における周期的ス
イッチング信号を生成する制御回路を含むことを特徴と
する請求項７記載のサンプルバンドギャップ電圧基準回
路。 - 【請求項９】 前記各ダイオード要素のそれぞれが、共
通に接続されるベースおよびコレクタ端子を有するバイ
ポーラトランジスタでなることを特徴とする請求項７記
載のサンプルバンドギャップ電圧基準回路。 - 【請求項１０】 前記第２電圧端子は、前記基準回路に
対する共通接地をなすことを特徴とする請求項７記載の
サンプルバンドギャップ電圧基準回路。 - 【請求項１１】 第１の時限においては、（ａ）第１お
よび第２の電力端子の間に第１のダイオード要素と直列
に接続される第１の電流源の接合である第１の節に第１
のキャパシタの第１端子を接続し、且つ増幅器の入力に
前記第１キャパシタの第２端子を接続し、（ｂ）前記第
２電力端子に第２のキャパシタの第１の端子を接続し、
且つその第２端子を前記増幅器の前記入力の接続し、
（ｃ）前記増幅器の出力をその前記入力に接続し、
（ｄ）前記増幅器の前記入力に第３のキャパシタの第１
の端子を接続し、且つその第２端子を電圧基準端子に接
続し、第２の時限においては、（ａ）前記第１および第
２電力端子間に第２のダイオード要素と直列に接続され
る第２の電流源の接合である第２の節に、前記第１およ
び第２の電流源が異なる定電流を生成する状態で、前記
第１キャパシタの前記第１端子を接続し、（ｂ）前記第
２キャパシタの前記第１端子を前記第２節に接続し、
（ｃ）前記増幅器の前記出力と前記入力との間の接続を
開き、（ｄ）前記増幅器の前記出力と前記入力との間に
前記第３キャパシタを接続し、第３の時限においては、
（ａ）前記第１および第２キャパシタの各第２端子の前
記増幅器の前記入力との接続を断ち、前記第３時限中に
前記増幅器の前記出力において基準電圧を生成する各段
階を含むことを特徴とするサンプルバンドギャップ基準
電圧を生成する方法。 - 【請求項１２】 前記第３時限は、前記第１および第２
時限より大幅に長いことを特徴とする請求項１１記載の
サンプルバンドギャップ基準電圧を生成する方法。 - 【請求項１３】 前記第１、前記第２および前記第３時
限は、順次に繰り返されることを特徴とする請求項１２
記載のサンプルバンドギャップ基準電圧を生成する方
法。 - 【請求項１４】 前記第２電力端子は、共通接地として
機能することを特徴とする請求項１２記載のサンプルバ
ンドギャップ基準電圧を生成する方法。 - 【請求項１５】 第１の時限においては；（ａ）第１お
よび第２の電力端子の間に第１のダイオード要素と直列
に接続される第１の電流源の接合である第１の節に第１
のキャパシタの第１端子を接続し、且つ増幅器の第１入
力に前記第１キャパシタの第２端子を接続し、（ｂ）前
記第２電力端子に第２のキャパシタの第１の端子を接続
し、且つその第２端子を前記増幅器の前記第１入力に接
続し、（ｃ）前記増幅器の第１出力をその第１入力に接
続し、（ｄ）前記増幅器の前記第１入力に第３のキャパ
シタの第１の端子を接続し、且つその第２端子を電圧基
準端子に接続し、（ｅ）第４のキャパシタの第１の端子
を前記第２節に、且つその第２端子を前記増幅器の第２
の端子に接続し、（ｆ）第５のキャパシタの第１の端子
を前記第２節に、且つその第２端子を前記増幅器の前記
第２入力に接続し、（ｇ）前記増幅器の第２の出力を前
記増幅器の前記第１入力に接続し、前記増幅器への前記
第１および第２入力は差動入力とし、且つ前記増幅器の
前記第１および第２出力を差動出力とし、（ｈ）第６の
キャパシタの第１の端子を前記増幅器の前記第２入力
に、且つその第２端子を前記電圧基準端子に接続し、第
２の時限においては； （ａ）前記第１および第２電力端子間に第２のダイオー
ド要素と直列に接続される第２の電流源の接合である第
２の節に、前記第１および第２の電流源が異なる定電流
を生成する状態で、前記第１キャパシタの前記第１端子
を接続し、（ｂ）前記第２キャパシタの前記第１端子を
前記第２節に接続し、（ｃ）前記増幅器の前記各出力と
前記各入力との接続を開き、（ｄ）前記増幅器の出力と
入力との間に前記第３キャパシタを接続し、（ｅ）前記
第４キャパシタの前記第１端子を前記第１節に接続し、
（ｆ）前記第５キャパシタの前記第１端子を前記第２電
力端子に接続し、（ｇ）前記第６キャパシタの前記第２
端子を前記電圧基準端子に接続し、第３の時限において
は、（ａ）前記第１、第２、第４および第５キャパシタ
の各第２端子と前記増幅器の入力との接続を断ち、前記
第３時限中に前記増幅器の前記第１および第２出力間で
差動基準電圧を生成する各段階を含むことを特徴とする
サンプルバンドギャップ差動基準電圧を生成する方法。 - 【請求項１６】 前記第１、前記第２および前記第３時
限は、順次に繰り返されることを特徴とする請求項１５
記載のサンプルバンドギャップ基準電圧を生成する方
法。 - 【請求項１７】 前記第２電力端子は、共通接地として
機能することを特徴とする請求項１５記載のサンプルバ
ンドギャップ基準電圧を生成する方法。 - 【請求項１８】 前記第３時限は、前記第１および第２
時限より大幅に長いことを特徴とする請求項１５記載の
サンプルバンドギャップ基準電圧を生成する方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| ITMI911026A IT1246598B (it) | 1991-04-12 | 1991-04-12 | Circuito di riferimento di tensione a band-gap campionato |
| IT91A001026 | 1991-12-23 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05181556A true JPH05181556A (ja) | 1993-07-23 |
Family
ID=11359592
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4091096A Pending JPH05181556A (ja) | 1991-04-12 | 1992-04-10 | サンプルバンドギャップ電圧基準回路 |
Country Status (6)
| Country | Link |
|---|---|
| US (1) | US5352972A (ja) |
| EP (1) | EP0508360B1 (ja) |
| JP (1) | JPH05181556A (ja) |
| KR (1) | KR920020847A (ja) |
| DE (1) | DE69220599T2 (ja) |
| IT (1) | IT1246598B (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE19854912C2 (de) * | 1997-12-16 | 2001-07-12 | Murata Manufacturing Co | Piezoelektrischer Resonator |
| JP2007052718A (ja) * | 2005-08-19 | 2007-03-01 | Fujitsu Ltd | バンドギャップ回路 |
| JP2007129724A (ja) * | 2005-11-04 | 2007-05-24 | Honeywell Internatl Inc | 温度補償低電圧基準回路 |
| KR100682818B1 (ko) * | 1997-08-15 | 2007-07-09 | 프리스케일 세미컨덕터, 인크. | 기준회로및방법 |
Families Citing this family (33)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5563504A (en) * | 1994-05-09 | 1996-10-08 | Analog Devices, Inc. | Switching bandgap voltage reference |
| AT403532B (de) * | 1994-06-24 | 1998-03-25 | Semcotec Handel | Verfahren zur temperaturstabilisierung |
| GB9417267D0 (en) * | 1994-08-26 | 1994-10-19 | Inmos Ltd | Current generator circuit |
| JP3109792B2 (ja) * | 1994-09-02 | 2000-11-20 | 株式会社東芝 | 電源装置 |
| US5640084A (en) * | 1996-07-10 | 1997-06-17 | Telcom Semiconductor, Inc. | Integrated switch for selecting a fixed and an adjustable voltage reference at a low supply voltage |
| US5867012A (en) * | 1997-08-14 | 1999-02-02 | Analog Devices, Inc. | Switching bandgap reference circuit with compounded ΔV.sub.βΕ |
| US6052020A (en) | 1997-09-10 | 2000-04-18 | Intel Corporation | Low supply voltage sub-bandgap reference |
| US6031365A (en) * | 1998-03-27 | 2000-02-29 | Vantis Corporation | Band gap reference using a low voltage power supply |
| US6215353B1 (en) * | 1999-05-24 | 2001-04-10 | Pairgain Technologies, Inc. | Stable voltage reference circuit |
| US6323801B1 (en) | 1999-07-07 | 2001-11-27 | Analog Devices, Inc. | Bandgap reference circuit for charge balance circuits |
| US6060874A (en) * | 1999-07-22 | 2000-05-09 | Burr-Brown Corporation | Method of curvature compensation, offset compensation, and capacitance trimming of a switched capacitor band gap reference |
| US6535054B1 (en) * | 2001-12-20 | 2003-03-18 | National Semiconductor Corporation | Band-gap reference circuit with offset cancellation |
| US6819163B1 (en) | 2003-03-27 | 2004-11-16 | Ami Semiconductor, Inc. | Switched capacitor voltage reference circuits using transconductance circuit to generate reference voltage |
| US7315200B2 (en) * | 2004-03-31 | 2008-01-01 | Silicon Labs Cp, Inc. | Gain control for delta sigma analog-to-digital converter |
| US7009373B1 (en) * | 2004-04-13 | 2006-03-07 | Analog Devices, Inc. | Switched capacitor bandgap reference circuit |
| JP4803988B2 (ja) * | 2004-10-05 | 2011-10-26 | 株式会社デンソー | バンドギャップ基準電圧回路 |
| US7221209B2 (en) * | 2005-05-12 | 2007-05-22 | Intersil Americas, Inc | Precision floating gate reference temperature coefficient compensation circuit and method |
| TWI307213B (en) * | 2005-08-02 | 2009-03-01 | Realtek Semiconductor Corp | Reference voltage generating circuit |
| WO2008083292A1 (en) * | 2007-01-01 | 2008-07-10 | Sandisk Corporation | Generation of analog voltage using self-biased capacitive feedback stage |
| US7492214B2 (en) * | 2007-01-01 | 2009-02-17 | Sandisk Corporation | Analog voltage generator with self-biased capacitive feedback stage |
| US7786792B1 (en) * | 2007-10-10 | 2010-08-31 | Marvell International Ltd. | Circuits, architectures, apparatuses, systems, and methods for low noise reference voltage generators with offset compensation |
| JP5251541B2 (ja) * | 2009-01-26 | 2013-07-31 | 富士通セミコンダクター株式会社 | 定電圧発生回路およびレギュレータ回路 |
| US8324881B2 (en) * | 2010-04-21 | 2012-12-04 | Texas Instruments Incorporated | Bandgap reference circuit with sampling and averaging circuitry |
| TWI453894B (zh) * | 2011-11-23 | 2014-09-21 | Ncku Res & Dev Foundation | 低電壓能階參考位準電路 |
| US8717005B2 (en) * | 2012-07-02 | 2014-05-06 | Silicon Laboratories Inc. | Inherently accurate adjustable switched capacitor voltage reference with wide voltage range |
| US9063556B2 (en) * | 2013-02-11 | 2015-06-23 | Omnivision Technologies, Inc. | Bandgap reference circuit with offset voltage removal |
| US10712875B2 (en) * | 2013-09-27 | 2020-07-14 | Intel Corporation | Digital switch-capacitor based bandgap reference and thermal sensor |
| CN104035469B (zh) * | 2014-07-01 | 2016-08-24 | 杭州士兰微电子股份有限公司 | 带隙基准电路、集成电路和带隙基准电压生成方法 |
| CN104375551B (zh) * | 2014-11-25 | 2017-01-04 | 无锡中感微电子股份有限公司 | 带隙电压生成电路 |
| US10061336B1 (en) * | 2017-10-29 | 2018-08-28 | Birad—Research & Development Company Ltd. | Switch capacitor in bandgap voltage reference (BGREF) |
| US10852758B2 (en) * | 2019-01-03 | 2020-12-01 | Infineon Technologies Austria Ag | Reference voltage generator |
| CN114815947A (zh) * | 2021-01-27 | 2022-07-29 | 中国科学院微电子研究所 | 带隙基准电路 |
| CN115016589B (zh) * | 2022-06-01 | 2023-11-10 | 南京英锐创电子科技有限公司 | 带隙基准电路 |
Family Cites Families (14)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| NL7700807A (nl) * | 1977-01-27 | 1978-07-31 | Philips Nv | Stroomstabilisator. |
| JPS5463662A (en) * | 1977-10-28 | 1979-05-22 | Nec Corp | Current supply circuit |
| US4375595A (en) * | 1981-02-03 | 1983-03-01 | Motorola, Inc. | Switched capacitor temperature independent bandgap reference |
| US4384217A (en) * | 1981-05-11 | 1983-05-17 | Bell Telephone Laboratories, Incorporated | Temperature stabilized voltage reference circuit |
| US4523107A (en) * | 1982-04-23 | 1985-06-11 | Motorola, Inc. | Switched capacitor comparator |
| US4484089A (en) * | 1982-08-19 | 1984-11-20 | At&T Bell Laboratories | Switched-capacitor conductance-control of variable transconductance elements |
| US4458200A (en) * | 1982-11-01 | 1984-07-03 | Gte Laboratories Incorporated | Reference voltage source |
| US4577119A (en) * | 1983-11-17 | 1986-03-18 | At&T Bell Laboratories | Trimless bandgap reference voltage generator |
| IT1184820B (it) * | 1985-08-13 | 1987-10-28 | Sgs Microelettronica Spa | Generatore di corrente stabilizzata ad alimentazione singola,particolarmente per circuiti integrati di tipo mos |
| DE3610158A1 (de) * | 1986-03-26 | 1987-10-01 | Telefunken Electronic Gmbh | Referenzstromquelle |
| US4706013A (en) * | 1986-11-20 | 1987-11-10 | Industrial Technology Research Institute | Matching current source |
| GB2213011B (en) * | 1987-09-16 | 1991-09-25 | Philips Electronic Associated | A method of and a circuit arrangement for processing sampled analogue electricals |
| GB2231423A (en) * | 1989-05-10 | 1990-11-14 | Philips Electronic Associated | Integrator circuit |
| US5059820A (en) * | 1990-09-19 | 1991-10-22 | Motorola, Inc. | Switched capacitor bandgap reference circuit having a time multiplexed bipolar transistor |
-
1991
- 1991-04-12 IT ITMI911026A patent/IT1246598B/it active IP Right Grant
-
1992
- 1992-03-31 US US07/861,111 patent/US5352972A/en not_active Expired - Lifetime
- 1992-04-07 DE DE69220599T patent/DE69220599T2/de not_active Expired - Fee Related
- 1992-04-07 EP EP92105966A patent/EP0508360B1/en not_active Expired - Lifetime
- 1992-04-10 JP JP4091096A patent/JPH05181556A/ja active Pending
- 1992-04-10 KR KR1019920005952A patent/KR920020847A/ko not_active Application Discontinuation
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100682818B1 (ko) * | 1997-08-15 | 2007-07-09 | 프리스케일 세미컨덕터, 인크. | 기준회로및방법 |
| DE19854912C2 (de) * | 1997-12-16 | 2001-07-12 | Murata Manufacturing Co | Piezoelektrischer Resonator |
| JP2007052718A (ja) * | 2005-08-19 | 2007-03-01 | Fujitsu Ltd | バンドギャップ回路 |
| US7236047B2 (en) | 2005-08-19 | 2007-06-26 | Fujitsu Limited | Band gap circuit |
| JP2007129724A (ja) * | 2005-11-04 | 2007-05-24 | Honeywell Internatl Inc | 温度補償低電圧基準回路 |
Also Published As
| Publication number | Publication date |
|---|---|
| ITMI911026A0 (it) | 1991-04-12 |
| DE69220599D1 (de) | 1997-08-07 |
| KR920020847A (ko) | 1992-11-21 |
| US5352972A (en) | 1994-10-04 |
| IT1246598B (it) | 1994-11-24 |
| EP0508360B1 (en) | 1997-07-02 |
| DE69220599T2 (de) | 1998-02-12 |
| ITMI911026A1 (it) | 1992-10-12 |
| EP0508360A1 (en) | 1992-10-14 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPH05181556A (ja) | サンプルバンドギャップ電圧基準回路 | |
| US4375595A (en) | Switched capacitor temperature independent bandgap reference | |
| EP0911978B1 (en) | Generation of temperature compensated low noise symmetrical reference voltages | |
| JP3505120B2 (ja) | 絶対温度、容量及びクロック周波数に比例する基準信号を発生するスイッチトキャパシタバイアス回路 | |
| EP0093644A2 (en) | Switched capacitor circuit | |
| US5130582A (en) | Delay circuit which is free from temperature variation, power supply voltage variation and process variation | |
| US6144234A (en) | Sample hold circuit and semiconductor device having the same | |
| US6215353B1 (en) | Stable voltage reference circuit | |
| EP0484129B1 (en) | Sample-and-hold circuit | |
| US4074205A (en) | Input stage for fast-slewing amplifier | |
| US5936391A (en) | Partially temperature compensated low noise voltage reference | |
| US6285231B1 (en) | Reference buffer technique for high speed switched capacitor circuits | |
| US5625304A (en) | Voltage comparator requiring no compensating offset voltage | |
| US6271715B1 (en) | Boosting circuit with supply-dependent gain | |
| US20200400755A1 (en) | Switched capacitor integrator circuit with reference, offset cancellation and differential to single-ended conversion | |
| US6144249A (en) | Clock-referenced switching bias current generator | |
| EP0892495A2 (en) | Balance-to-single signal converting circuit | |
| US6696884B1 (en) | Method and apparatus to achieve long time constants with a small MOS gate capacitor | |
| US5180989A (en) | Wideband amplifier | |
| US4682059A (en) | Comparator input stage for interface with signal current | |
| US4950929A (en) | Reducing resistive effects of an electrical switch | |
| US4542332A (en) | Precision current-source arrangement | |
| JP2710715B2 (ja) | コンパレータ | |
| Recoules et al. | A comparative study of two SC-CMFB networks used in fully differential OTA | |
| JP2679402B2 (ja) | オフセット補償回路およびそれを用いた増幅器 |