CN115268547B - 带隙基准电路 - Google Patents

Abstract

本公开的实施例提供一种带隙基准电路，其包括：预稳压电路、分压电路、带隙基准核心电路、第一电容器、以及低压钳位电路。预稳压电路根据输入电压生成次级电源电压，经由第一节点向带隙基准核心电路、分压电路和低压钳位电路提供次级电源电压，以及与带隙基准核心电路、第一电容器和低压钳位电路共同稳定第二节点的电压。分压电路对次级电源电压进行分压以生成带隙基准电压，并向带隙基准核心电路提供带隙基准电压。带隙基准核心电路根据带隙基准电压在第二节点处生成反馈电压。第一电容器的第一端耦接第二节点，第一电容器的第二端耦接第二电压端。低压钳位电路在带隙基准电路建立的过程中对第二节点的电压进行钳位以减小第二节点的电压的摆幅。

Description

带隙基准电路

技术领域

本公开的实施例涉及集成电路技术领域，具体地，涉及带隙基准电路。

背景技术

带隙基准电路的输出电压(可被称为带隙基准电压)不随电源电压的变化而变化，且带隙基准电路具有良好的温度特性，因此带隙基准电压常被用作稳定的基准参考源应用在开关电源芯片中。在低功耗应用环境中，希望开关电源芯片的静态电流更低，启动速度更快，因此对带隙基准电路也提出了同样的要求。

发明内容

本文中描述的实施例提供了一种带隙基准电路。

根据本公开的第一方面，提供了一种带隙基准电路。该带隙基准电路包括：预稳压电路、分压电路、带隙基准核心电路、第一电容器、以及低压钳位电路。其中，预稳压电路被配置为：根据来自输入电压端的输入电压生成次级电源电压，经由第一节点向带隙基准核心电路、分压电路和低压钳位电路提供次级电源电压，以及与带隙基准核心电路、第一电容器和低压钳位电路共同稳定第二节点的电压。分压电路被配置为：对次级电源电压进行分压以生成带隙基准电压，并经由输出电压端向带隙基准核心电路提供带隙基准电压。带隙基准核心电路被配置为：根据带隙基准电压在第二节点处生成反馈电压。第一电容器的第一端耦接第二节点，第一电容器的第二端耦接第二电压端。低压钳位电路被配置为：在带隙基准电路建立的过程中对第二节点的电压进行钳位以减小第二节点的电压的摆幅。

在本公开的一些实施例中，低压钳位电路包括：第一晶体管、第二晶体管、以及第三晶体管。其中，第一晶体管的控制极耦接第二节点。第一晶体管的第一极耦接第一节点。第一晶体管的第二极耦接第二晶体管的第二极。第二晶体管的控制极耦接第一偏置电压端。第二晶体管的第一极耦接第二电压端。第三晶体管的控制极耦接第二偏置电压端。第三晶体管的第一极耦接第二晶体管的第二极。第三晶体管的第二极耦接第二节点。

在本公开的一些实施例中，低压钳位电路包括：第一晶体管、第二晶体管、以及第三晶体管。其中，第一晶体管的控制极耦接第二节点。第一晶体管的第一极耦接第一节点。第一晶体管的第二极耦接第二晶体管的第二极。第二晶体管的控制极耦接第一偏置电压端。第二晶体管的第一极耦接第二电压端。第三晶体管的控制极耦接第二晶体管的第二极。第三晶体管的第一极耦接第二节点。第三晶体管的第二极耦接第二电压端。

在本公开的一些实施例中，预稳压电路包括：第四晶体管至第七晶体管、第一偏置电压产生电路、以及第三偏置电压产生电路。其中，第四晶体管的控制极耦接第三偏置电压端。第四晶体管的第一极耦接输入电压端和第五晶体管的第一极。第四晶体管的第二极耦接第五晶体管的控制极。第五晶体管的第二极耦接第六晶体管的第一极。第六晶体管的控制极耦接第二节点。第六晶体管的第二极耦接第五晶体管的控制极和第七晶体管的第二极。第七晶体管的控制极耦接第一偏置电压端。第七晶体管的第一极耦接第二电压端。第一偏置电压产生电路被配置为：根据输入电压和来自第二电压端的第二电压生成第一偏置电压，并从第一偏置电压端输出第一偏置电压。其中，第一偏置电压与第二电压之间的最大电压差为预设电压值。第三偏置电压产生电路被配置为：根据输入电压和第二电压生成第三偏置电压，并从第三偏置电压端输出第三偏置电压。其中，输入电压与第三偏置电压之间的最大电压差为预设电压值。

在本公开的一些实施例中，第一偏置电压产生电路包括：第八晶体管、以及第一电阻器。其中，第八晶体管的控制极和第二极耦接第一偏置电压端。第八晶体管的第一极耦接第二电压端。第一电阻器的第一端耦接输入电压端。第一电阻器的第二端耦接第八晶体管的第二极。

在本公开的一些实施例中，第三偏置电压产生电路包括：第九晶体管、以及第二电阻器。其中，第九晶体管的控制极和第二极耦接第三偏置电压端。第九晶体管的第一极耦接输入电压端。第二电阻器的第一端耦接第九晶体管的第二极。第二电阻器的第二端耦接第二电压端。

在本公开的一些实施例中，带隙基准核心电路包括：第十晶体管至第十七晶体管、第三电阻器、第四电阻器、以及第四偏置电压产生电路。其中，第十晶体管的控制极耦接第十一晶体管的控制极和输出电压端。第十晶体管的第一极耦接第三电阻器的第一端。第十晶体管的第二极耦接第十二晶体管的第二极和第十四晶体管的第一极。第十一晶体管的第一极耦接第三电阻器的第二端和第四电阻器的第一端。第十一晶体管的第二极耦接第十三晶体管的第二极和第十五晶体管的第一极。第四电阻器的第二端耦接第二电压端。第十二晶体管的控制极耦接第十三晶体管的控制极和第十四晶体管的第二极。第十二晶体管的第一极耦接第一节点。第十三晶体管的第一极耦接第一节点。第十四晶体管的控制极耦接第十五晶体管的控制极和第四偏置电压端。第十四晶体管的第二极耦接第十六晶体管的第二极。第十五晶体管的第二极耦接第二节点和第十七晶体管的第二极。第十六晶体管的控制极耦接第一偏置电压端和第十七晶体管的控制极。第十六晶体管的第一极耦接第二电压端。第十七晶体管的第一极耦接第二电压端。第四偏置电压产生电路被配置为：根据次级电源电压和来自第二电压端的第二电压生成第四偏置电压，并从第四偏置电压端输出第四偏置电压。其中，次级电源电压与第四偏置电压之间的最大电压差为预设电压值。

在本公开的一些实施例中，第四偏置电压产生电路包括：第十八晶体管、以及第五电阻器。其中，第十八晶体管的控制极和第二极耦接第四偏置电压端。第十八晶体管的第一极耦接第一节点。第五电阻器的第一端耦接第十八晶体管的第二极。第五电阻器的第二端耦接第二电压端。

在本公开的一些实施例中，分压电路包括：第六电阻器和第七电阻器。第六电阻器的第一端耦接第一节点。第六电阻器的第二端耦接输出电压端。第七电阻器的第一端耦接输出电压端。第七电阻器的第二端耦接第二电压端。

在本公开的一些实施例中，带隙基准电路还包括：滤波电路。其中，滤波电路被配置为：对次级电源电压进行滤波，以去除次级电源电压上的纹波。

在本公开的一些实施例中，滤波电路包括：第二电容器。其中，第二电容器的第一端耦接第一节点。第二电容器的第二端耦接第二电压端。

根据本公开的第二方面，提供了一种带隙基准电路，包括：第一晶体管至第十八晶体管、第一电阻器至第七电阻器、第一电容器、以及第二电容器。其中，第一晶体管的控制极耦接第一电容器的第一端。第一晶体管的第一极耦接第五晶体管的第二端。第一晶体管的第二极耦接第二晶体管的第二极。第二晶体管的控制极耦接第七晶体管的控制极和第八晶体管的控制极。第二晶体管的第一极耦接第二电压端。第三晶体管的控制极耦接第二偏置电压端。第三晶体管的第一极耦接第二晶体管的第二极。第三晶体管的第二极耦接第一晶体管的控制极。第四晶体管的控制极耦接第九晶体管的控制极和第二极。第四晶体管的第一极耦接输入电压端和第五晶体管的第一极。第四晶体管的第二极耦接第五晶体管的控制极。第五晶体管的第二极耦接第六晶体管的第一极。第六晶体管的控制极耦接第一电容器的第一端。第六晶体管的第二极耦接第五晶体管的控制极和第七晶体管的第二极。第七晶体管的第一极耦接第二电压端。第八晶体管的第一极耦接第二电压端。第八晶体管的第二极耦接第八晶体管的控制极。第一电阻器的第一端耦接输入电压端。第一电阻器的第二端耦接第八晶体管的第二极。第九晶体管的第一极耦接输入电压端。第九晶体管的第二极耦接第九晶体管的控制极。第二电阻器的第一端耦接第九晶体管的第二极。第二电阻器的第二端耦接第二电压端。第十晶体管的控制极耦接第十一晶体管的控制极和输出电压端。第十晶体管的第一极耦接第三电阻器的第一端。第十晶体管的第二极耦接第十二晶体管的第二极和第十四晶体管的第一极。第十一晶体管的第一极耦接第三电阻器的第二端和第四电阻器的第一端。第十一晶体管的第二极耦接第十三晶体管的第二极和第十五晶体管的第一极。第四电阻器的第二端耦接第二电压端。第十二晶体管的控制极耦接第十三晶体管的控制极和第十四晶体管的第二极。第十二晶体管的第一极耦接第五晶体管的第二极和第十三晶体管的第一极。第十四晶体管的控制极耦接第十五晶体管的控制极和第十八晶体管的控制极。第十四晶体管的第二极耦接第十六晶体管的第二极。第十五晶体管的第二极耦接第十七晶体管的第二极和第一电容器的第一端。第十六晶体管的控制极耦接第二晶体管的控制极和第十七晶体管的控制极。第十六晶体管的第一极耦接第二电压端。第十七晶体管的第一极耦接第二电压端。第十八晶体管的第一极耦接第五晶体管的第二极。第十八晶体管的第二极耦接第十八晶体管的控制极。第五电阻器的第一端耦接第十八晶体管的第二极。第五电阻器的第二端耦接第二电压端。第六电阻器的第一端耦接第五晶体管的第二极。第六电阻器的第二端耦接输出电压端。第七电阻器的第一端耦接输出电压端。第七电阻器的第二端耦接第二电压端。第一电容器的第二端耦接第二电压端。第二电容器的第一端耦接第五晶体管的第二极。第二电容器的第二端耦接第二电压端。

根据本公开的第三方面，提供了一种带隙基准电路，包括：第一晶体管至第十八晶体管、第一电阻器至第七电阻器、第一电容器、以及第二电容器。其中，第一晶体管的控制极耦接第一电容器的第一端。第一晶体管的第一极耦接第五晶体管的第二端。第一晶体管的第二极耦接第二晶体管的第二极。第二晶体管的控制极耦接第七晶体管的控制极和第八晶体管的控制极。第二晶体管的第一极耦接第二电压端。第三晶体管的控制极耦接第二晶体管的第二极。第三晶体管的第一极耦接第一晶体管的控制极。第三晶体管的第二极耦接第二电压端。第四晶体管的控制极耦接第九晶体管的控制极和第二极。第四晶体管的第一极耦接输入电压端和第五晶体管的第一极。第四晶体管的第二极耦接第五晶体管的控制极。第五晶体管的第二极耦接第六晶体管的第一极。第六晶体管的控制极耦接第一电容器的第一端。第六晶体管的第二极耦接第五晶体管的控制极和第七晶体管的第二极。第七晶体管的第一极耦接第二电压端。第八晶体管的第一极耦接第二电压端。第八晶体管的第二极耦接第八晶体管的控制极。第一电阻器的第一端耦接输入电压端。第一电阻器的第二端耦接第八晶体管的第二极。第九晶体管的第一极耦接输入电压端。第九晶体管的第二极耦接第九晶体管的控制极。第二电阻器的第一端耦接第九晶体管的第二极。第二电阻器的第二端耦接第二电压端。第十晶体管的控制极耦接第十一晶体管的控制极和输出电压端。第十晶体管的第一极耦接第三电阻器的第一端。第十晶体管的第二极耦接第十二晶体管的第二极和第十四晶体管的第一极。第十一晶体管的第一极耦接第三电阻器的第二端和第四电阻器的第一端。第十一晶体管的第二极耦接第十三晶体管的第二极和第十五晶体管的第一极。第四电阻器的第二端耦接第二电压端。第十二晶体管的控制极耦接第十三晶体管的控制极和第十四晶体管的第二极。第十二晶体管的第一极耦接第五晶体管的第二极和第十三晶体管的第一极。第十四晶体管的控制极耦接第十五晶体管的控制极和第十八晶体管的控制极。第十四晶体管的第二极耦接第十六晶体管的第二极。第十五晶体管的第二极耦接第十七晶体管的第二极和第一电容器的第一端。第十六晶体管的控制极耦接第二晶体管的控制极和第十七晶体管的控制极。第十六晶体管的第一极耦接第二电压端。第十七晶体管的第一极耦接第二电压端。第十八晶体管的第一极耦接第五晶体管的第二极。第十八晶体管的第二极耦接第十八晶体管的控制极。第五电阻器的第一端耦接第十八晶体管的第二极。第五电阻器的第二端耦接第二电压端。第六电阻器的第一端耦接第五晶体管的第二极。第六电阻器的第二端耦接输出电压端。第七电阻器的第一端耦接输出电压端。第七电阻器的第二端耦接第二电压端。第一电容器的第二端耦接第二电压端。第二电容器的第一端耦接第五晶体管的第二极。第二电容器的第二端耦接第二电压端。

附图说明

为了更清楚地说明本公开的实施例的技术方案，下面将对实施例的附图进行简要说明，应当知道，以下描述的附图仅仅涉及本公开的一些实施例，而非对本公开的限制，其中：

图1是一种带隙基准电路的示例性电路图；

图2是根据本公开的实施例的带隙基准电路的示意性框图；

图3是根据本公开的实施例的带隙基准电路的另一示意性框图；

图4是图3所示的带隙基准电路的示例性电路图；以及

图5是图3所示的带隙基准电路的另一示例性电路图。

在附图中，最后两位数字相同的标记对应于相同的元素。需要注意的是，附图中的元素是示意性的，没有按比例绘制。

具体实施方式

为了使本公开的实施例的目的、技术方案和优点更加清楚，下面将结合附图，对本公开的实施例的技术方案进行清楚、完整的描述。显然，所描述的实施例是本公开的一部分实施例，而不是全部的实施例。基于所描述的本公开的实施例，本领域技术人员在无需创造性劳动的前提下所获得的所有其它实施例，也都属于本公开保护的范围。

除非另外定义，否则在此使用的所有术语(包括技术和科学术语)具有与本公开主题所属领域的技术人员所通常理解的相同含义。进一步将理解的是，诸如在通常使用的词典中定义的那些的术语应解释为具有与说明书上下文和相关技术中它们的含义一致的含义，并且将不以理想化或过于正式的形式来解释，除非在此另外明确定义。如在此所使用的，将两个或更多部分“连接”或“耦接”到一起的陈述应指这些部分直接结合到一起或通过一个或多个中间部件结合。

在本公开的所有实施例中，由于晶体管的源极和漏极(发射极和集电极)是对称的，并且N型晶体管和P型晶体管的源极和漏极(发射极和集电极)之间的导通电流方向相反，因此在本公开的实施例中，将晶体管的受控中间端称为控制极，将晶体管的其余两端分别称为第一极和第二极。另外，诸如“第一”和“第二”的术语仅用于将一个部件(或部件的一部分)与另一个部件(或部件的另一部分)区分开。

图1示出了一种带隙基准电路100的示例性电路图。带隙基准电路100包括：预稳压电路110、分压电路130、带隙基准核心电路120、第一电容器C1、以及滤波电路140。

预稳压电路110包括：晶体管Mp3、晶体管Mp2、晶体管Mp5、晶体管Mn3、晶体管Mp6、晶体管Mn7、电阻器R1、以及电阻器R2。晶体管Mn7和电阻器R1用于向晶体管Mn3的控制极提供偏置电压BN1。晶体管Mp6和电阻器R2用于向晶体管Mp3的控制极提供偏置电压BP。预稳压电路110根据输入电压VIN生成次级电源电压VREG。

分压电路130包括：电阻器R6和电阻器R7。分压电路130对次级电源电压VREG进行分压，以从电阻器R6和电阻器R7之间的输出端输出带隙基准电压VBG。

带隙基准核心电路120包括：晶体管Q1、晶体管Q2、晶体管Mp0、晶体管Mp1、晶体管Mpc0、晶体管Mpc1、晶体管Mn0、晶体管Mn1、晶体管Mp4、电阻器R3、电阻器R4以及电阻器R5。晶体管Mp4和电阻器R5用于向晶体管Mpc0和晶体管Mpc1的控制极提供偏置电压BPC。带隙基准电压VBG作为偏置电压被提供给晶体管Q1和晶体管Q2的控制极。从带隙基准核心电路120的输出端(N2点)输出流过晶体管Q1和晶体管Q2的电流的比较结果。

滤波电路140包括电容器C2。输入电压VIN的纹波会在次级电源电压VREG上引起交流纹波。电容器C2对次级电源电压VREG进行滤波，以减小次级电源电压VREG的纹波。

在图1的示例中，晶体管Mp2、晶体管Mp3、晶体管Mp5、晶体管Mn3组成的负反馈环产生预稳压点N1。当输入电压VIN低至不足以使带隙基准电路建立时，带隙基准核心电路120工作在电流型比较器状态。可将晶体管Q1与晶体管的Q2面积比设置为8：1，因此晶体管Q1的集电极电流大于晶体管Q2的集电极电流，比较器输出端(N2点)处于上电源轨VREG。此时作为负反馈调整管的晶体管Mp5处于截止区。如果输入电压VIN快速升高到正常工作电压，则必须靠晶体管Mn1与晶体管Mpc1二者的电流差对电容器C1(环路补偿电容器)进行放电，即N2点的电压摆幅为Vsg_Mp5，其中Vsg_Mp5表示晶体管Mp5的源栅电压。在一个示例中，Vsg_Mp5可以为1V。出于低功耗设计考虑，晶体管Mn1的电流很小，通常为nA量级，而电容器C1的电容值为pF量级，因此电容器C1在N2点的放电速度较慢，导致带隙基准电路建立速度很慢。

针对低压快速上电启动应用，可以通过大幅减小带隙基准电路的环路补偿电容器的电容值和增大偏置电流(流过晶体管Mn1的电流)来解决。但减小补偿电容器的电容值会导致环路不稳，增大偏置电流会导致带隙基准电路的功耗增大。这都会牺牲带隙基准电路的一些关键参数。

本公开的实施例提出了一种带隙基准电路。图2示出了根据本公开的实施例的带隙基准电路200的示意性框图。带隙基准电路200可包括：预稳压电路210、分压电路230、带隙基准核心电路220、第一电容器C1、以及低压钳位电路240。

预稳压电路210可经由第一节点N1耦接分压电路230、带隙基准核心电路220、以及低压钳位电路240。预稳压电路210可经由第二节点N2耦接第一电容器C1、带隙基准核心电路220、以及低压钳位电路240。预稳压电路210还可耦接输入电压端VIN和第二电压端V2。预稳压电路210可被配置为：根据来自输入电压端VIN的输入电压VIN生成次级电源电压VREG，经由第一节点N1向带隙基准核心电路220、分压电路230和低压钳位电路240提供次级电源电压VREG，以及与带隙基准核心电路220、第一电容器C1和低压钳位电路240共同稳定第二节点N2的电压。

分压电路230可经由第一节点N1耦接预稳压电路210、带隙基准核心电路220、以及低压钳位电路240。分压电路230还可耦接第二电压端V2和输出电压端。分压电路230可被配置为：对次级电源电压VREG进行分压以生成带隙基准电压VBG，并经由输出电压端向带隙基准核心电路220提供带隙基准电压VBG。

带隙基准核心电路220可经由第一节点N1耦接预稳压电路210、分压电路230、以及低压钳位电路240。带隙基准核心电路220可经由第二节点N2耦接第一电容器C1、预稳压电路210、以及低压钳位电路240。带隙基准核心电路220还可耦接第二电压端V2。带隙基准核心电路220可被配置为：根据带隙基准电压VBG在第二节点N2处生成反馈电压。

第一电容器C1的第一端耦接第二节点N2。第一电容器C1的第二端耦接第二电压端V2。第一电容器C1可作为环路补偿电容器。

低压钳位电路240可被配置为：在带隙基准电路建立的过程中对第二节点N2的电压进行钳位以减小第二节点N2的电压的摆幅。

在本公开的一些实施例中，第二节点N2的电压被钳位为低于次级电源电压VREG。相比于图1的示例中第二节点N2的电压初始处于上电源轨VREG，第二节点N2的电压的摆幅被减小，因此带隙基准电路的建立速度更快。

图3示出了根据本公开的实施例的带隙基准电路300的另一示意性框图。在图2所示的示例的基础上，带隙基准电路300还可包括：滤波电路350。滤波电路350可经由第一节点N1耦接预稳压电路210、分压电路230、带隙基准核心电路220、以及低压钳位电路240。滤波电路350还可耦接第二电压端V2。输入电压VIN的纹波会在次级电源电压VREG上引起交流纹波。滤波电路350可被配置为：对次级电源电压VREG进行滤波，以去除次级电源电压VREG上的纹波。

图4示出了图3所示的带隙基准电路的示例性电路图。在图4的示例中，第二电压端V2接地，来自输入电压端VIN的输入电压从0V开始上升直至正常工作电压。

低压钳位电路440可包括：第一晶体管M1、第二晶体管M2、以及第三晶体管M3。其中，第一晶体管M1的控制极耦接第二节点N2。第一晶体管M1的第一极耦接第一节点N1。第一晶体管M1的第二极耦接第二晶体管M2的第二极。第二晶体管M2的控制极耦接第一偏置电压端BN1。第二晶体管M2的第一极耦接第二电压端V2。第三晶体管M3的控制极耦接第二偏置电压端BNC。第三晶体管M3的第一极耦接第二晶体管M2的第二极。第三晶体管M3的第二极耦接第二节点N2。在本公开的一些实施例中，从第二偏置电压端BNC输出的第二偏置电压比第二电压高1V。

预稳压电路410可包括：第四晶体管M4至第七晶体管M7、第一偏置电压产生电路412、以及第三偏置电压产生电路411。其中，第四晶体管M4的控制极耦接第三偏置电压端BP。第四晶体管M4的第一极耦接输入电压端VIN和第五晶体管M5的第一极。第四晶体管M4的第二极耦接第五晶体管M5的控制极。第五晶体管M5的第二极耦接第六晶体管M6的第一极。第六晶体管M6的控制极耦接第二节点N2。第六晶体管M6的第二极耦接第五晶体管M5的控制极和第七晶体管M7的第二极。第七晶体管M7的控制极耦接第一偏置电压端BN1。第七晶体管M7的第一极耦接第二电压端V2。

第一偏置电压产生电路412可被配置为：根据输入电压VIN和来自第二电压端V2的第二电压V2生成第一偏置电压BN1，并从第一偏置电压端BN1输出第一偏置电压BN1。其中，第一偏置电压BN1与第二电压V2之间的最大电压差为预设电压值。在图4的示例中，第一偏置电压产生电路412可包括：第八晶体管M8、以及第一电阻器R1。其中，第八晶体管M8的控制极和第二极耦接第一偏置电压端BN1。第八晶体管M8的第一极耦接第二电压端V2。第一电阻器R1的第一端耦接输入电压端VIN。第一电阻器R1的第二端耦接第八晶体管M8的第二极。在输入电压VIN高于第八晶体管M8的阈值电压的情况下，第八晶体管M8导通，从而从第一偏置电压端BN1输出第一偏置电压BN1。第一偏置电压BN1可控制第七晶体管M7导通。第一偏置电压BN1与第二电压V2之间的最大电压差等于第八晶体管M8的阈值电压。

第三偏置电压产生电路411可被配置为：根据输入电压VIN和第二电压V2生成第三偏置电压BP，并从第三偏置电压端BP输出第三偏置电压BP。其中，输入电压VIN与第三偏置电压BP之间的最大电压差为预设电压值。在图4的示例中，第三偏置电压产生电路411可包括：第九晶体管M9、以及第二电阻器R2。其中，第九晶体管M9的控制极和第二极耦接第三偏置电压端BP。第九晶体管M9的第一极耦接输入电压端VIN。第二电阻器R2的第一端耦接第九晶体管M9的第二极。第二电阻器R2的第二端耦接第二电压端V2。在输入电压VIN高于第九晶体管M9的阈值电压的情况下，第九晶体管M9导通，从而从第三偏置电压端BP输出第三偏置电压BP。第三偏置电压BP可控制第四晶体管M4导通，从而控制第五晶体管M5导通。输入电压VIN与第三偏置电压BP之间的最大电压差等于第九晶体管M9的阈值电压。

带隙基准核心电路420可包括：第十晶体管M10至第十七晶体管M17、第三电阻器R3、第四电阻器R4、以及第四偏置电压产生电路421。其中，第十晶体管M10的控制极耦接第十一晶体管M11的控制极和输出电压端。第十晶体管M10的第一极耦接第三电阻器R3的第一端。第十晶体管M10的第二极耦接第十二晶体管M12的第二极和第十四晶体管M14的第一极。第十一晶体管M11的第一极耦接第三电阻器R3的第二端和第四电阻器R4的第一端。第十一晶体管M11的第二极耦接第十三晶体管M13的第二极和第十五晶体管M15的第一极。第四电阻器R4的第二端耦接第二电压端V2。第十二晶体管M12的控制极耦接第十三晶体管M13的控制极和第十四晶体管M14的第二极。第十二晶体管M12的第一极耦接第一节点N1。第十三晶体管M13的第一极耦接第一节点N1。第十四晶体管M14的控制极耦接第十五晶体管M15的控制极和第四偏置电压端BPC。第十四晶体管M14的第二极耦接第十六晶体管M16的第二极。第十五晶体管M15的第二极耦接第二节点N2和第十七晶体管M17的第二极。第十六晶体管M16的控制极耦接第一偏置电压端BN1和第十七晶体管M17的控制极。第十六晶体管M16的第一极耦接第二电压端V2。第十七晶体管M17的第一极耦接第二电压端V2。

第四偏置电压产生电路421可被配置为：根据次级电源电压VREG和来自第二电压端V2的第二电压V2生成第四偏置电压BPC，并从第四偏置电压端BPC输出第四偏置电压BPC。其中，次级电源电压VREG与第四偏置电压BPC之间的最大电压差为预设电压值。在图4的示例中，第四偏置电压产生电路421可包括：第十八晶体管M18、以及第五电阻器R5。其中，第十八晶体管M18的控制极和第二极耦接第四偏置电压端BPC。第十八晶体管M18的第一极耦接第一节点N1。第五电阻器R5的第一端耦接第十八晶体管M18的第二极。第五电阻器R5的第二端耦接第二电压端V2。在次级电源电压VREG高于第十八晶体管M18的阈值电压的情况下，第十八晶体管M18导通，从而从第四偏置电压端BPC输出第四偏置电压BPC。第四偏置电压BPC可控制第十四晶体管M14和第十五晶体管M15导通。次级电源电压VREG与第四偏置电压BPC之间的最大电压差等于第十八晶体管M18的阈值电压。

分压电路430可包括：第六电阻器R6和第七电阻器R7。第六电阻器R6的第一端耦接第一节点N1。第六电阻器R6的第二端耦接输出电压端。第七电阻器R7的第一端耦接输出电压端。第七电阻器R7的第二端耦接第二电压端V2。

滤波电路450可包括：第二电容器C2。其中，第二电容器C2的第一端耦接第一节点N1。第二电容器C2的第二端耦接第二电压端V2。

在图4的示例中，第一晶体管M1、第四晶体管M4至第六晶体管M6、第九晶体管M9、第十二晶体管M12至第十五晶体管M15、以及第十八晶体管M18是PMOS管。第二晶体管M2、第三晶体管M3、第七晶体管M7、第八晶体管M8、第十六晶体管M16、以及第十七晶体管M17是NMOS管。

第十晶体管Q10和第十一晶体管Q11是NPN型三极管。

在输入电压VIN较低时流过第一晶体管M1的电流低于流过第二晶体管M2的电流，因此G点(第一晶体管M1的第二极)的电压被拉低。第三晶体管M3导通。第二节点N2的电压从图1的示例中的电源轨VREG被钳位到(VREG-Vth_M1)(其中，Vth_M1表示第一晶体管M1的阈值电压)，且作为负反馈调整管的第六晶体管M6处于弱导通状态。当输入电压VIN快速升高到正常工作电压时，G点的电压恢复到正常值。第三晶体管M3进入截止区，第二节点N2的电压从(VREG-Vth_M1)放电到(VREG-Vsg_M1)(其中，Vsg_M1表示第一晶体管M1的源栅电压)，即第二节点N2的电压值的摆幅为(Vsg_M1-Vth_M1)。在本公开的一些实施例中，可将第一晶体管M1的参数设置成与第六晶体管M6一样。在一个示例中，Vth_M1可以为0.7V，Vsg_M1可以为1V。因此，第二节点N2的电压值的摆幅为1V-0.7V＝0.3V。

因此，相比于图1的示例，在相同的放电电流下，图4所示的带隙基准电路的建立速度更快。

图5示出了图3所示的带隙基准电路的另一示例性电路图。图5所示的带隙基准电路500与图4所示的带隙基准电路400的区别在于低压钳位电路的内部结构不同。

在图5的示例中，低压钳位电路540包括：第一晶体管M1、第二晶体管M2、以及第三晶体管M3。其中，第一晶体管M1的控制极耦接第二节点N2。第一晶体管M1的第一极耦接第一节点N1。第一晶体管M1的第二极耦接第二晶体管M2的第二极。第二晶体管M2的控制极耦接第一偏置电压端BN1。第二晶体管M2的第一极耦接第二电压端V2。第三晶体管M3的控制极耦接第二晶体管M2的第二极。第三晶体管M3的第一极耦接第二节点N2。第三晶体管M3的第二极耦接第二电压端V2。第一晶体管M1和第三晶体管M3是PMOS管。第二晶体管M2是NMOS管。

在输入电压VIN较低时流过第一晶体管M1的电流低于流过第二晶体管M2的电流，因此G点的电压被拉低。第三晶体管M3完全导通，第二节点N2的电压从图1的示例中的电源轨VREG被钳位到Vsg_M3(其中，Vsg_M3表示第三晶体管M3的源栅电压)，且作为负反馈调整管的第六晶体管M6处于完全导通状态。当输入电压VIN快速升高到正常工作电压时，G点的电压恢复到正常值。第三晶体管M3进入截止区，第二节点N2的电压从Vsg_M3充电到(VREG-Vsg_M1)(其中，Vsg_M1表示第一晶体管M1的源栅电压)，即第二节点N2的电压值的摆幅为(VREG-Vsg_M1-Vsg_M3)。充电过程是流过第十五晶体管M15的电流与流过第十七晶体管M17之间的电流差对第一电容器C1充电，而该电流差远大于流过第十七晶体管M17的电流。简单来说，在图5的示例中用大充电电流代替图1的示例中的小放电电流来建立带隙基准电路。因此，相比于图1的示例，图5所示的带隙基准电路的建立速度更快。

在图4和图5的示例中，第六晶体管M6能够与带隙基准核心电路420以及第一电容器C1形成负反馈环路，这样，在例如温度变化导致次级电源电压VREG变化时，负反馈环路能够快速稳定次级电源电压VREG，以保持带隙基准电压VBG的稳定。

本领域技术人员应理解，基于上述发明构思对图4或图5所示的电路进行的变型也应落入本公开的保护范围之内。在该变型中，上述晶体管和电压端也可以具有与图4或图5所示的示例不同的设置。

综上所述，根据本公开的实施例的带隙基准电路通过采用低压钳位电路在输入电压处于低电压时对环路补偿电容器的电压进行钳位，以减小环路补偿电容器的电压在带隙基准电路建立前后的摆幅，有效减少了环路补偿电容器的充/放电时间，从而加快了带隙基准电路的建立速度。而且，由于采用低压钳位电路，在输入电压处于低电压时(带隙基准电路建立之前)负反馈环路处于弱导通状态。一旦输入电压升高到正常电压值，负反馈环路能快速调整，以便快速建立带隙基准电路。此外，根据本公开的实施例的带隙基准电路的电路结构简单，不会显著增大带隙基准电路的面积。

除非上下文中另外明确地指出，否则在本文和所附权利要求中所使用的词语的单数形式包括复数，反之亦然。因而，当提及单数时，通常包括相应术语的复数。相似地，措辞“包含”和“包括”将解释为包含在内而不是独占性地。同样地，术语“包括”和“或”应当解释为包括在内的，除非本文中明确禁止这样的解释。在本文中使用术语“示例”之处，特别是当其位于一组术语之后时，所述“示例”仅仅是示例性的和阐述性的，且不应当被认为是独占性的或广泛性的。

适应性的进一步的方面和范围从本文中提供的描述变得明显。应当理解，本申请的各个方面可以单独或者与一个或多个其它方面组合实施。还应当理解，本文中的描述和特定实施例旨在仅说明的目的并不旨在限制本申请的范围。

以上对本公开的若干实施例进行了详细描述，但显然，本领域技术人员可以在不脱离本公开的精神和范围的情况下对本公开的实施例进行各种修改和变型。本公开的保护范围由所附的权利要求限定。

Claims (8)

1.一种带隙基准电路，包括：预稳压电路、分压电路、带隙基准核心电路、第一电容器、以及低压钳位电路，

其中，所述预稳压电路被配置为：根据来自输入电压端的输入电压生成次级电源电压，经由第一节点向所述带隙基准核心电路、所述分压电路和所述低压钳位电路提供所述次级电源电压，以及与所述带隙基准核心电路、所述第一电容器和所述低压钳位电路共同稳定第二节点的电压；

所述分压电路被配置为：对所述次级电源电压进行分压以生成带隙基准电压，并经由输出电压端向所述带隙基准核心电路提供所述带隙基准电压；

所述带隙基准核心电路被配置为：根据所述带隙基准电压在所述第二节点处生成反馈电压；

所述第一电容器的第一端耦接所述第二节点，所述第一电容器的第二端耦接第二电压端；

所述低压钳位电路被配置为：在带隙基准电路建立的过程中对所述第二节点的电压进行钳位以减小所述第二节点的电压的摆幅；

其中，所述低压钳位电路包括：第一晶体管、第二晶体管、以及第三晶体管，

其中，所述第一晶体管的控制极耦接所述第二节点，所述第一晶体管的第一极耦接所述第一节点，所述第一晶体管的第二极耦接所述第二晶体管的第二极；

所述第二晶体管的控制极耦接第一偏置电压端，所述第二晶体管的第一极耦接所述第二电压端；

所述第三晶体管的控制极耦接第二偏置电压端，所述第三晶体管的第一极耦接所述第二晶体管的所述第二极，所述第三晶体管的第二极耦接所述第二节点；或者所述第三晶体管的控制极耦接所述第二晶体管的所述第二极，所述第三晶体管的第一极耦接所述第二节点，所述第三晶体管的第二极耦接所述第二电压端。

2.根据权利要求1所述的带隙基准电路，其中，所述预稳压电路包括：第四晶体管至第七晶体管、第一偏置电压产生电路、以及第三偏置电压产生电路，

其中，所述第四晶体管的控制极耦接第三偏置电压端，所述第四晶体管的第一极耦接所述输入电压端和第五晶体管的第一极，所述第四晶体管的第二极耦接所述第五晶体管的控制极；

所述第五晶体管的第二极耦接第六晶体管的第一极和所述第一节点；

所述第六晶体管的控制极耦接所述第二节点，所述第六晶体管的第二极耦接所述第五晶体管的所述控制极和所述第七晶体管的第二极；

所述第七晶体管的控制极耦接第一偏置电压端，所述第七晶体管的第一极耦接所述第二电压端；

所述第一偏置电压产生电路被配置为：根据所述输入电压和来自所述第二电压端的第二电压生成第一偏置电压，并从所述第一偏置电压端输出所述第一偏置电压；其中，所述第一偏置电压与所述第二电压之间的最大电压差为预设电压值；

所述第三偏置电压产生电路被配置为：根据所述输入电压和所述第二电压生成第三偏置电压，并从所述第三偏置电压端输出所述第三偏置电压；其中，所述输入电压与所述第三偏置电压之间的最大电压差为所述预设电压值。

3.根据权利要求2所述的带隙基准电路，其中，第一偏置电压产生电路包括：第八晶体管、以及第一电阻器，

其中，所述第八晶体管的控制极和第二极耦接所述第一偏置电压端，所述第八晶体管的第一极耦接所述第二电压端；

所述第一电阻器的第一端耦接所述输入电压端，所述第一电阻器的第二端耦接所述第八晶体管的所述第二极。

4.根据权利要求2所述的带隙基准电路，其中，第三偏置电压产生电路包括：第九晶体管、以及第二电阻器，

其中，所述第九晶体管的控制极和第二极耦接所述第三偏置电压端，所述第九晶体管的第一极耦接所述输入电压端；

所述第二电阻器的第一端耦接所述第九晶体管的所述第二极，所述第二电阻器的第二端耦接所述第二电压端。

5.根据权利要求1至4中任一项所述的带隙基准电路，其中，所述带隙基准核心电路包括：第十晶体管至第十七晶体管、第三电阻器、第四电阻器、以及第四偏置电压产生电路，

其中，所述第十晶体管的控制极耦接第十一晶体管的控制极和所述输出电压端，所述第十晶体管的第一极耦接所述第三电阻器的第一端，所述第十晶体管的第二极耦接第十二晶体管的第二极和第十四晶体管的第一极；

所述第十一晶体管的第一极耦接所述第三电阻器的第二端和第四电阻器的第一端，所述第十一晶体管的第二极耦接第十三晶体管的第二极和第十五晶体管的第一极；

所述第四电阻器的第二端耦接所述第二电压端；

所述第十二晶体管的控制极耦接所述第十三晶体管的控制极和所述第十四晶体管的第二极，所述第十二晶体管的第一极耦接所述第一节点；

所述第十三晶体管的第一极耦接所述第一节点；

所述第十四晶体管的控制极耦接第十五晶体管的控制极和第四偏置电压端，所述第十四晶体管的所述第二极耦接第十六晶体管的第二极；

所述第十五晶体管的第二极耦接所述第二节点和第十七晶体管的第二极；

所述第十六晶体管的控制极耦接第一偏置电压端和所述第十七晶体管的控制极，所述第十六晶体管的第一极耦接所述第二电压端；

所述第十七晶体管的第一极耦接所述第二电压端；

所述第四偏置电压产生电路被配置为：根据所述次级电源电压和来自所述第二电压端的第二电压生成第四偏置电压，并从所述第四偏置电压端输出所述第四偏置电压；其中，所述次级电源电压与所述第四偏置电压之间的最大电压差为预设电压值。

6.根据权利要求5所述的带隙基准电路，其中，第四偏置电压产生电路包括：第十八晶体管、以及第五电阻器，

其中，所述第十八晶体管的控制极和第二极耦接所述第四偏置电压端，所述第十八晶体管的第一极耦接所述第一节点；

所述第五电阻器的第一端耦接所述第十八晶体管的所述第二极，所述第五电阻器的第二端耦接所述第二电压端。

7.根据权利要求1至4中任一项所述的带隙基准电路，还包括：滤波电路，

其中，所述滤波电路被配置为：对所述次级电源电压进行滤波，以去除所述次级电源电压上的纹波。

8.一种带隙基准电路，包括：第一晶体管至第十八晶体管、第一电阻器至第七电阻器、第一电容器、以及第二电容器，

其中，所述第一晶体管的控制极耦接所述第一电容器的第一端，所述第一晶体管的第一极耦接第五晶体管的第二端，所述第一晶体管的第二极耦接第二晶体管的第二极；

所述第二晶体管的控制极耦接第七晶体管的控制极和第八晶体管的控制极，所述第二晶体管的第一极耦接第二电压端；

第三晶体管的控制极耦接第二偏置电压端，所述第三晶体管的第一极耦接所述第二晶体管的所述第二极，所述第三晶体管的第二极耦接所述第一晶体管的所述控制极，或者，所述第三晶体管的控制极耦接所述第二晶体管的所述第二极，所述第三晶体管的第一极耦接所述第一晶体管的所述控制极，所述第三晶体管的第二极耦接所述第二电压端；

第四晶体管的控制极耦接第九晶体管的控制极和第二极，所述第四晶体管的第一极耦接输入电压端和所述第五晶体管的第一极，所述第四晶体管的第二极耦接所述第五晶体管的控制极；

所述第五晶体管的第二极耦接第六晶体管的第一极；

所述第六晶体管的控制极耦接所述第一电容器的所述第一端，所述第六晶体管的第二极耦接所述第五晶体管的所述控制极和所述第七晶体管的第二极；

所述第七晶体管的第一极耦接所述第二电压端；

所述第八晶体管的第一极耦接所述第二电压端，所述第八晶体管的第二极耦接所述第八晶体管的所述控制极；

所述第一电阻器的第一端耦接所述输入电压端，所述第一电阻器的第二端耦接所述第八晶体管的所述第二极；

所述第九晶体管的第一极耦接所述输入电压端，所述第九晶体管的第二极耦接所述第九晶体管的所述控制极；

所述第二电阻器的第一端耦接所述第九晶体管的所述第二极，所述第二电阻器的第二端耦接所述第二电压端；

第十晶体管的控制极耦接第十一晶体管的控制极和输出电压端，所述第十晶体管的第一极耦接第三电阻器的第一端，所述第十晶体管的第二极耦接第十二晶体管的第二极和第十四晶体管的第一极；

所述第十一晶体管的第一极耦接所述第三电阻器的第二端和第四电阻器的第一端，所述第十一晶体管的第二极耦接第十三晶体管的第二极和第十五晶体管的第一极；

所述第四电阻器的第二端耦接所述第二电压端；

所述第十二晶体管的控制极耦接所述第十三晶体管的控制极和所述第十四晶体管的第二极，所述第十二晶体管的第一极耦接所述第五晶体管的所述第二极和所述第十三晶体管的第一极；

所述第十四晶体管的控制极耦接第十五晶体管的控制极和第十八晶体管的控制极，所述第十四晶体管的所述第二极耦接第十六晶体管的第二极；

所述第十五晶体管的第二极耦接第十七晶体管的第二极和所述第一电容器的所述第一端；

所述第十六晶体管的控制极耦接所述第二晶体管的控制极和所述第十七晶体管的控制极，所述第十六晶体管的第一极耦接所述第二电压端；

所述第十七晶体管的第一极耦接所述第二电压端；

所述第十八晶体管的第一极耦接所述第五晶体管的所述第二极，所述第十八晶体管的第二极耦接所述第十八晶体管的控制极；

第五电阻器的第一端耦接所述第十八晶体管的所述第二极，所述第五电阻器的第二端耦接所述第二电压端；

第六电阻器的第一端耦接所述第五晶体管的所述第二极，所述第六电阻器的第二端耦接所述输出电压端；

所述第七电阻器的第一端耦接所述输出电压端，所述第七电阻器的第二端耦接所述第二电压端；

所述第一电容器的第二端耦接第二电压端；

所述第二电容器的第一端耦接所述第五晶体管的所述第二极，所述第二电容器的第二端耦接所述第二电压端。