CN104932601A - 一种高电源抑制比的带隙基准电压源 - Google Patents

一种高电源抑制比的带隙基准电压源 Download PDF

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Abstract

本发明公开了一种高电源抑制比的带隙基准电压源，包括：带隙基准核心电路、前置稳压电路、参考电压转换电路、电源分压电路和启动电路。启动电路在上电后为带隙基准核心电路中的运算放大器提供初始偏置电流；电源分压电路通过对电源电压进行分压产生出所需的不同的电源分压；前置稳压电路为带隙基准核心提供预调节电压；参考电压转换电路通过判断带隙基准核心电路的输出状态选择带隙基准核心电路输出或者电源分压作为前置稳压电路的参考电压；带隙基准核心电路输出带隙基准电压。本发明具有能提高带隙基准电压源的电源抑制比等优点。

Description

一种高电源抑制比的带隙基准电压源
技术领域
本发明涉及一种电压基准源技术，特别涉及一种高电源抑制比的带隙基准电压源，本发明属于集成电路领域。
背景技术
在模拟和数模混合电路设计中，基准电压源能为系统提供一个稳定的基准电压，电路的其他模块如ADC、DAC等都对基准电压模块的稳定性有苛刻的要求。因此，一个设计良好的基准电压源非常有必要。而带隙基准电压源因能产生出与电源电压和温度变化关系小的基准电压，成为目前广泛使用的基准电压源。
如图1所示，是传统带隙基准电压源的结构图。运算放大器OP通过控制左PMOS管M1的栅极电压和右M2PMOS管的栅极电压，使左输入端X点和右输入端Y点的电位相等，于是工作在相同电流下的两个发射极面积不同的右双极型晶体管Q1和左双极型晶体管Q2会在电阻一R1上产生具有正温度系数的基极-发射极电压差dVbe，dVbe以比例(1+电阻二R2/电阻三R3)放大后与具有负温度系数的Vbe1相加，可产生出温度系数接近于零的基准电压Vbg。
但上述带隙基准电压源电源抑制比不高，这容易受到来自同一块芯片上的数字部分电路引入的噪声影响，很难满足其他高精度模块对基准电压稳定性的要求。
发明内容
本发明的目的在于克服现有技术带隙基准电压源电源抑制比低的缺点与不足，提供一种高电源抑制比的带隙基准电压源。
本发明的目的通过下述技术方案实现：一种高电源抑制比的带隙基准电压源，包括：带隙基准核心电路、前置稳压电路、转换电路、电压比较电路和启动电路；启动电路的输出端与带隙基准核心电路中的运算放大器的偏置支路相连，启动电路在上电时为带隙基准核心电路提供偏置电流，保证电路进入工作状态；前置稳压电路的输出端与带隙基准核心电路的供电输入端相连，前置稳压电路为带隙基准核心电路提供预调节电压VDDL供电；电压比较电路的比较电压输入端与隙基准核心电路的输出端VBG相连，电压比较电路的输出端与转换电路输入端相连，转换电路的输出端与前置稳压电路的输出控制端相连，电压比较电路通过将带隙基准核心电路的输出与参考电压比较后控制转换电路选择前置稳压电路输出的预调节电压VDDL或电源电压VDD为带隙基准核心电路供电，即：电压比较电路通过判断带隙基准核心电路的输出状态控制转换电路选择带前置稳压电路输出的预调节电压VDDL或电源电压VDD为带隙基准核心电路供电；带隙基准核心电路的输出端输出带隙基准电压。
作为优选，所述的带隙基准核心电路包括第一PMOS管P101、第二PMOS管P102、第三PMOS管P103、第四PMOS管P104、第五PMOS管P105、第六PMOS管P106、第七PMOS管P107、第八PMOS管P108、第十一PMOS管P111、第十二PMOS管P112、第一NMOS管N101、第二NMOS管N102、第三NMOS管N103、第四NMOS管N104、第五NMOS管N105、第六NMOS管N106、第七NMOS管N107、第八NMOS管N108、第一电阻R11、第二电阻R12、第三电阻R13、第一PNP晶体管Q11和第二PNP晶体管Q12；所述第一PMOS管P101的源极、第二PMOS管P102的源极、第三PMOS管P103的源极、第四PMOS管P104的源极、第五PMOS管P105的源极、第六PMOS管P106的源极、第七PMOS管P107的源极和第八PMOS管P108的源极均连接预调节电压VDDL，第一PMOS管P101和第二PMOS管P102共源共栅连接，第三电阻R13的一端接第一PMOS管P101的漏极，第三电阻R13的另一端接第一PNP晶体管Q11的发射极，第二电阻R12的一端接第二PMOS管P102的漏极，第二电阻R12的另一端与第一电阻R11的一端连接，第一电阻R11的另一端接第二PNP晶体管Q12的发射极，第一PNP晶体管Q11的基极、第一PNP晶体管Q11的集电极、第二PNP晶体管Q12的基极和第二PNP晶体管Q12的集电极均接地，第七PMOS管P107和第八PMOS管P108共源共栅连接，第七PMOS管P107的栅极和第七PMOS管P107的漏极短接，第七PMOS管P107的漏极接第五NMOS管N105的漏极，第八PMOS管P108的漏极接第六NMOS管N106的漏极，第五NMOS管N105的源极接第七NMOS管N107的漏极，第六NMOS管N106的源极接第八NMOS管N108的漏极，第五NMOS管N105的栅极与第六NMOS管N106的栅极相接，第七NMOS管N107的栅极与第八NMOS管N108的栅极相接，第七NMOS管N107的源极与第八NMOS管N108的源极均接地，第十一PMOS管P111的栅极接第二电阻R12与第一电阻R11之间，第十一PMOS管P111的漏极接第七NMOS管N107的漏极，第十二PMOS管P112的栅极接第一PNP晶体管Q11的发射极，第十二PMOS管P112的漏极接第八NMOS管N108的漏极，第十一PMOS管P111的源极与第十二PMOS管P112的源极相接并接第六PMOS管P106的漏极，第八PMOS管P108的漏极连接第一PMOS管P101的栅极与第二PMOS管P102的栅极，第三PMOS管P103的栅极接第二PMOS管P102的栅极，第三PMOS管P103的漏极与第一NMOS管N101的漏极相接，第一NMOS管N101的栅极与第一NMOS管N101的漏极短接，第一NMOS管的N101的栅极与第二NMOS管N102的栅极相接，第二NMOS管N102的漏极接第四PMOS管P104的漏极，第四PMOS管P104的栅极与第四PMOS管P104的漏极短接并与第六PMOS管P106的栅极相接，第四PMOS管P104的栅极与第五PMOS管P105的栅极相接，第五PMOS管P105的漏极接第三NMOS管N103的漏极，第三NMOS管N103的栅极接第五NMOS管N105的栅极，第三NMOS管N103的源极接第四NMOS管N104的漏极，第三NMOS管N103的栅极与第三NMOS管N103的漏极短接，第四NMOS管N104的栅极与第四NMOS管N104漏极短接，第四NMOS管N104的栅极接第七NMOS管N107的栅极，第一NMOS管N101的源极、第二NMOS管N102的源极和第四NMOS管N104的源极均接地。
作为优选，所述的前置稳压电路包括第十三PMOS管P201、第十四PMOS管P202、第十五PMOS管P203、第十六PMOS管P204、第十七PMOS管P205、第十八PMOS管P206、第二十一PMOS管P209、第二十二PMOS管P210、第九NMOS管N201、第十NMOS管N202、第十一NMOS管N203、第十二NMOS管N204、第十三NMOS管N205、第十四NMOS管N206、第十五NMOS管N207、第四电阻R21和第五电阻R22；所述第十三PMOS管P201的源极、第十四PMOS管P202的源极、第十五PMOS管P203的源极、第十六PMOS管P204的源极、第十七PMOS管P205的源极和第十八PMOS管P206的源极均接电源电压VDD，第十七PMOS管P205和第十八PMOS管P206共源共栅连接，第十七PMOS管P205的栅极和第十七PMOS管P205的漏极短接，第十七PMOS管P205的漏极接第十二NMOS管N204的漏极，第十八PMOS管P206的漏极接第十三NMOS管N205的漏极，第十二NMOS管N204的源极接第十四NMOS管N206的漏极，第十三NMOS管N205的源极接第十五NMOS管N207的漏极，第十二NMOS管N204的栅极与第十三NMOS管N205的栅极相接，第十四NMOS管N206的栅极与第十五NMOS管N207的栅极相接，第十四NMOS管N206的源极与第十五NMOS管N207的源极均接地，第二十一PMOS管P209的栅极接第四电阻R21与第五电阻R22之间，第二十一PMOS管P209的漏极接第十四NMOS管N206的漏极，第二十二PMOS管P210的栅极接带隙基准电压的输出端VBG，第二十二PMOS管P210的漏极接第十五NMOS管N207的漏极，第二十一PMOS管P209的源极与第二十二PMOS管P210的源极相接并接第十五PMOS管P203的漏极，第十六PMOS管P204的栅极接第十八PMOS管P206的漏极，第四电阻R21的一端与第五电阻R22的一端连接，第十六PMOS管P204的漏极接第四电阻R21的另一端，第五电阻R22的另一端接地，第十三PMOS管P201和第十四PMOS管P202共源共栅连接，第十三PMOS管P201的栅极和第十三PMOS管P201的漏极短接，第十三PMOS管P201的漏极接第九NMOS管N201的漏极，第九NMOS管N201的栅极接第一NMOS管N101的栅极，第九NMOS管N201的源极接地，第十四PMOS管P202的漏极接第十NMOS管N202的漏极，第十NMOS管N202的栅极接第十二NMOS管N204的栅极，第十NMOS管N202的栅极和第十NMOS管N202的漏极短接，第十NMOS管N202的源极接第十一NMOS管N203的漏极，第十一NMOS管N203的栅极接第十四NMOS管N206的栅极，第十一NMOS管N203的漏极和第十一NMOS管N203的栅极短接，第十一NMOS管N203的源极接地。
作为优选，所述的电压比较电路包括第九电阻R31、第十电阻R32、第二十三PMOS管P31、第二十四PMOS管P32、第二十五PMOS管P33、第二十七PMOS管P35、第十六NMOS管N31、第十七NMOS管N32、第十八NMOS管N33和第二十NMOS管N35；所述第九电阻R31的一端和第十电阻R32的一端均连接电源电压VDD，第九电阻R31的另一端接第二十三PMOS管P31的源极，第二十三PMOS管P31的漏极接第十六NMOS管N31的漏极，第十电阻R32的另一端接第二十四PMOS管P32的源极，第二十四PMOS管P32的栅极接带隙基准电压的输出端VBG，第二十四PMOS管P32的漏极接第十七NMOS管N32的漏极，第十六NMOS管N31的栅极和第十七NMOS管N32的栅极相接，第十六NMOS管N31的源极和第十七NMOS管N32的源极均接地，第十六NMOS管N31的栅极和第十六NMOS管N31的漏极短接，第二十五PMOS管P33的源极接电源电压VDD，第十八NMOS管N33地源极接地，第二十五PMOS管P33和第十八NMOS管N33共栅共漏连接，第二十五PMOS管P33的栅极和第十八NMOS管N33的栅极接第十七NMOS管N32的漏极，第二十七PMOS管P35与第二十NMOS管N35共栅连接并接第二十五PMOS管P33的漏极，第二十七PMOS管P35的源极接第一比较参考电压REF1，第二十NMOS管N35的漏极接第二比较参考电压REF2，第二十七PMOS管P35的漏极和第二十NMOS管N35的源极相接并接第二十三PMOS管P31的栅极。
作为优选，所述的转换电路括第二十八PMOS管P41；所述的第二十八PMOS管P41的栅极接第二十五PMOS管P33的漏极，第二十八PMOS管P41的漏极接地，第二十八PMOS管P41的源极接第十六PMOS管P204的栅极。
作为优选，所述的启动电路包括第二十九PMOS管P51、第二十一NMOS管N51和第二十二NMOS管N52，所述第二十九PMOS管P51的源极接电源电压VDD，第二十九PMOS管P51的漏极接第二十一NMOS管N51的漏极，第二十一NMOS管的源极接地，第二十九PMOS管P51的栅极和第二十一NMOS管N51的栅极相接并接第八PMOS管P108的漏极，第二十二NMOS管N52的漏极接电源电压VDD，第二十二NMOS管N52的栅极接第二十一NMOS管N51的漏极，第二十二NMOS管N52的源极接第一NMOS管N101的漏极。
本发明的工作原理：本发明提供的高电源抑制比的带隙基准电压源电路，利用参考电压转换电路实现：在电源电压上电时带隙基准核心输出还没就绪的时候，带隙基准核心电路使用电源电压供电，此时基准电压输出的电源抑制比不高；当带隙基准核心电路输出就绪后，电压比较电路控制转换电路发生转换，前置稳压电路使用带隙基准核心电路输出作为参考电压产生预调节电压并为带隙基准核心电路供电，此时基准电压输出的电源抑制比提高。同时，本电路通过镜像带隙基准核心的输出电流作为前置稳压器和带隙基准核心中的运算放大器的偏置电流，进一步提高基准电压源的电源抑制比。
本发明相对于现有技术具有如下的优点及效果：本发明通过利用带隙基准电压源电路的输出产生预调节电压为带隙基准电压源电路供电，带隙基准电压源电路受噪声的影响减小，带隙基准电压源电路输出的电源抑制比提高。
附图说明
图1为一种现有技术中传统带隙基准电压源电路图。
图2为本发明高电源抑制比的带隙基准电压源的原理框图。
图3为本发明的一种具体电路图。
图4为本发明带隙基准电压输出的瞬态仿真图。
图5为本发明带隙基准电压输出的PSR仿真图。
具体实施方式
下面结合实施例及附图对本发明作进一步详细的描述，但本发明的实施方式不限于此。
实施例
如图2所示，一种高电源抑制比的带隙基准电压源，包括：带隙基准核心电路、前置稳压电路、转换电路、电压比较电路和启动电路；所述的启动电路的输出连接带隙基准核心电路中的运算放大器的偏置支路，在电源电压上电时给带隙基准核心电路提供初始偏置电流；所述的前置稳压电路的输出连接带隙基准核心电路供电端，为带隙基准核心提供预调节电压；所述的电压比较电路的比较电压输入端与隙基准核心电路的输出端VBG相连，电压比较电路的输出端与转换电路输入端相连，转换电路的输出端与前置稳压电路的输出控制端相连，电压比较电路通过将带隙基准核心电路的输出与参考电压比较后控制转换电路选择前置稳压电路输出的预调节电压或电源电压VDD为带隙基准核心电路供电；所述的带隙基准核心电路输出带隙基准电压，所述带隙基准电压的输出端为VBG。
如图3所示，为高电源抑制比的带隙基准电压源的具体电路；所述的带隙基准核心电路包括第一PMOS管P101、第二PMOS管P102、第三PMOS管P103、第四PMOS管P104、第五PMOS管P105、第六PMOS管P106、第七PMOS管P107、第八PMOS管P108、第十一PMOS管P111、第十二PMOS管P112、第一NMOS管N101、第二NMOS管N102、第三NMOS管N103、第四NMOS管N104、第五NMOS管N105、第六NMOS管N106、第七NMOS管N107、第八NMOS管N108、第一电阻R11、第二电阻R12、第三电阻R13、第一PNP晶体管Q11和第二PNP晶体管Q12；所述第一PMOS管P101的源极、第二PMOS管P102的源极、第三PMOS管P103的源极、第四PMOS管P104的源极、第五PMOS管P105的源极、第六PMOS管P106的源极、第七PMOS管P107的源极和第八PMOS管P108的源极均连接预调节电压VDDL，第一PMOS管P101和第二PMOS管P102共源共栅连接，第三电阻R13的一端接第一PMOS管P101的漏极，第三电阻R13的另一端接第一PNP晶体管Q11的发射极，第二电阻R12的一端接第二PMOS管P102的漏极，第二电阻R12的另一端与第一电阻R11的一端连接，第一电阻R11的另一端接第二PNP晶体管Q12的发射极，第一PNP晶体管Q11的基极、第一PNP晶体管Q11的集电极、第二PNP晶体管Q12的基极和第二PNP晶体管Q12的集电极均接地，第七PMOS管P107和第八PMOS管P108共源共栅连接，第七PMOS管P107的栅极和第七PMOS管P107的漏极短接，第七PMOS管P107的漏极接第五NMOS管N105的漏极，第八PMOS管P108的漏极接第六NMOS管N106的漏极，第五NMOS管N105的源极接第七NMOS管N107的漏极，第六NMOS管N106的源极接第八NMOS管N108的漏极，第五NMOS管N105的栅极与第六NMOS管N106的栅极相接，第七NMOS管N107的栅极与第八NMOS管N108的栅极相接，第七NMOS管N107的源极与第八NMOS管N108的源极均接地，第十一PMOS管P111的栅极接第二电阻R12与第一电阻R11之间，第十一PMOS管P111的漏极接第七NMOS管N107的漏极，第十二PMOS管P112的栅极接第一PNP晶体管Q11的发射极，第十二PMOS管P112的漏极接第八NMOS管N108的漏极，第十一PMOS管P111的源极与第十二PMOS管P112的源极相接并接第六PMOS管P106的漏极，第八PMOS管P108的漏极连接第一PMOS管P101的栅极与第二PMOS管P102的栅极，第三PMOS管P103的栅极接第二PMOS管P102的栅极，第三PMOS管P103的漏极与第一NMOS管N101的漏极相接，第一NMOS管N101的栅极与第一NMOS管N101的漏极短接，第一NMOS管的N101的栅极与第二NMOS管N102的栅极相接，第二NMOS管N102的漏极接第四PMOS管P104的漏极，第四PMOS管P104的栅极与第四PMOS管P104的漏极短接并与第六PMOS管P106的栅极相接，第四PMOS管P104的栅极与第五PMOS管P105的栅极相接，第五PMOS管P105的漏极接第三NMOS管N103的漏极，第三NMOS管N103的栅极接第五NMOS管N105的栅极，第三NMOS管N103的源极接第四NMOS管N104的漏极，第三NMOS管N103的栅极与第三NMOS管N103的漏极短接，第四NMOS管N104的栅极与第四NMOS管N104漏极短接，第四NMOS管N104的栅极接第七NMOS管N107的栅极，第一NMOS管N101的源极、第二NMOS管N102的源极和第四NMOS管N104的源极均接地。
所述的前置稳压电路包括第十三PMOS管P201、第十四PMOS管P202、第十五PMOS管P203、第十六PMOS管P204、第十七PMOS管P205、第十八PMOS管P206、第二十一PMOS管P209、第二十二PMOS管P210、第九NMOS管N201、第十NMOS管N202、第十一NMOS管N203、第十二NMOS管N204、第十三NMOS管N205、第十四NMOS管N206、第十五NMOS管N207、第四电阻R21和第五电阻R22；所述第十三PMOS管P201的源极、第十四PMOS管P202的源极、第十五PMOS管P203的源极、第十六PMOS管P204的源极、第十七PMOS管P205的源极和第十八PMOS管P206的源极均接电源电压VDD，第十七PMOS管P205和第十八PMOS管P206共源共栅连接，第十七PMOS管P205的栅极和第十七PMOS管P205的漏极短接，第十七PMOS管P205的漏极接第十二NMOS管N204的漏极，第十八PMOS管P206的漏极接第十三NMOS管N205的漏极，第十二NMOS管N204的源极接第十四NMOS管N206的漏极，第十三NMOS管N205的源极接第十五NMOS管N207的漏极，第十二NMOS管N204的栅极与第十三NMOS管N205的栅极相接，第十四NMOS管N206的栅极与第十五NMOS管N207的栅极相接，第十四NMOS管N206的源极与第十五NMOS管N207的源极均接地，第二十一PMOS管P209的栅极接第四电阻R21与第五电阻R22之间，第二十一PMOS管P209的漏极接第十四NMOS管N206的漏极，第二十二PMOS管P210的栅极接带隙基准电压的输出端VBG，第二十二PMOS管P210的漏极接第十五NMOS管N207的漏极，第二十一PMOS管P209的源极与第二十二PMOS管P210的源极相接并接第十五PMOS管P203的漏极，第十六PMOS管P204的栅极接第十八PMOS管P206的漏极，第四电阻R21的一端与第五电阻R22的一端连接，第十六PMOS管P204的漏极接第四电阻R21的另一端，第五电阻R22的另一端接地，第十三PMOS管P201和第十四PMOS管P202共源共栅连接，第十三PMOS管P201的栅极和第十三PMOS管P201的漏极短接，第十三PMOS管P201的漏极接第九NMOS管N201的漏极，第九NMOS管N201的栅极接第一NMOS管N101的栅极，第九NMOS管N201的源极接地，第十四PMOS管P202的漏极接第十NMOS管N202的漏极，第十NMOS管N202的栅极接第十二NMOS管N204的栅极，第十NMOS管N202的栅极和第十NMOS管N202的漏极短接，第十NMOS管N202的源极接第十一NMOS管N203的漏极，第十一NMOS管N203的栅极接第十四NMOS管N206的栅极，第十一NMOS管N203的漏极和第十一NMOS管N203的栅极短接，第十一NMOS管N203的源极接地。
所述的电压比较电路包括第九电阻R31、第十电阻R32、第二十三PMOS管P31、第二十四PMOS管P32、第二十五PMOS管P33、第二十七PMOS管P35、第十六NMOS管N31、第十七NMOS管N32、第十八NMOS管N33和第二十NMOS管N35；所述第九电阻R31的一端和第十电阻R32的一端均连接电源电压VDD，第九电阻R31的另一端接第二十三PMOS管P31的源极，第二十三PMOS管P31的漏极接第十六NMOS管N31的漏极，第十电阻R32的另一端接第二十四PMOS管P32的源极，第二十四PMOS管P32的栅极接带隙基准电压的输出端VBG，第二十四PMOS管P32的漏极接第十七NMOS管N32的漏极，第十六NMOS管N31的栅极和第十七NMOS管N32的栅极相接，第十六NMOS管N31的源极和第十七NMOS管N32的源极均接地，第十六NMOS管N31的栅极和第十六NMOS管N31的漏极短接，第二十五PMOS管P33的源极接电源电压VDD，第十八NMOS管N33地源极接地，第二十五PMOS管P33和第十八NMOS管N33共栅共漏连接，第二十五PMOS管P33的栅极和第十八NMOS管N33的栅极接第十七NMOS管N32的漏极，第二十七PMOS管P35与第二十NMOS管N35共栅连接并接第二十五PMOS管P33的漏极，第二十七PMOS管P35的源极接第一比较参考电压REF1，第二十NMOS管N35的漏极接第二比较参考电压REF2，第二十七PMOS管P35的漏极和第二十NMOS管N35的源极相接并接第二十三PMOS管P31的栅极。
所述的转换电路括第二十八PMOS管P41；所述的第二十八PMOS管P41的栅极接第二十五PMOS管P33的漏极，第二十八PMOS管P41的漏极接地，第二十八PMOS管P41的源极接第十六PMOS管P204的栅极。
所述的启动电路包括第二十九PMOS管P51、第二十一NMOS管N51和第二十二NMOS管N52，所述第二十九PMOS管P51的源极接电源电压VDD，第二十九PMOS管P51的漏极接第二十一NMOS管N51的漏极，第二十一NMOS管的源极接地，第二十九PMOS管P51的栅极和第二十一NMOS管N51的栅极相接并接第八PMOS管P108的漏极，第二十二NMOS管N52的漏极接电源电压VDD，第二十二NMOS管N52的栅极接第二十一NMOS管N51的漏极，第二十二NMOS管N52的源极接第一NMOS管N101的漏极。
提高所述高电源抑制比的带隙基准电压源的输出电压的电源抑制比的方法，包括以下步骤：
步骤1：上电时带隙基准电压输出尚未就绪，带隙基准核心电路使用电源电压供电开始工作，带隙基准电压输出逐渐上升；
步骤2：上电一段时间后带隙基准电压输出上升至比第一比较参考电压REF1稍高，接近正常水平时，前置稳压器以带隙基准电压输出VBG的电压产生预调节电压，电压比较电路控制转换电路使用此预调节电压为带隙基准核心电路供电，带隙基准电压输出的电源抑制比提高；同时改为以第二比较参考电压REF2作为比较参考电压，防止预调节电压转换时带隙基准电压输出波动或局部降低导致参考电压转换电路产生不必要的转换。
如图4所示，给出了本发明实施例的带隙基准电压输出的瞬态仿真结果，可见基准电压输出在上电80uS后达到稳定状态。如图5所示，给出了本实施例的带隙基准电压输出的电源抑制比仿真结果，低频PSR可达-120dB。
上述实施例为本发明较佳的实施方式，但本发明的实施方式并不受上述实施例的限制，其他的任何未背离本发明的精神实质与原理下所作的改变、修饰、替代、组合、简化，均应为等效的置换方式，都包含在本发明的保护范围之内。

Claims (6)

1.一种高电源抑制比的带隙基准电压源，其特征在于，包括：带隙基准核心电路、前置稳压电路、转换电路、电压比较电路和启动电路；启动电路的输出端与带隙基准核心电路中的运算放大器的偏置支路相连，启动电路在上电时为带隙基准核心电路提供偏置电流；前置稳压电路的输出端与带隙基准核心电路的供电输入端相连，前置稳压电路为带隙基准核心电路提供预调节电压(VDDL)供电；电压比较电路的比较电压输入端与隙基准核心电路的输出端(VBG)相连，电压比较电路的输出端与转换电路的输入端相连，转换电路的输出端与前置稳压电路的输出控制端相连，电压比较电路通过将带隙基准核心电路的输出与参考电压比较后控制转换电路选择前置稳压电路输出的预调节电压或电源电压VDD为带隙基准核心电路供电；带隙基准核心电路的输出端输出带隙基准电压。
2.根据权利要求1所述的高电源抑制比的带隙基准电压源，其特征在于，所述的带隙基准核心电路包括第一PMOS管(P101)、第二PMOS管(P102)、第三PMOS管(P103)、第四PMOS管(P104)、第五PMOS管(P105)、第六PMOS管(P106)、第七PMOS管(P107)、第八PMOS管(P108)、第十一PMOS管(P111)、第十二PMOS管(P112)、第一NMOS管(N101)、第二NMOS管(N102)、第三NMOS管(N103)、第四NMOS管(N104)、第五NMOS管(N105)、第六NMOS管(N106)、第七NMOS管(N107)、第八NMOS管(N108)、第一电阻(R11)、第二电阻(R12)、第三电阻(R13)、第一PNP晶体管(Q11)和第二PNP晶体管(Q12)；所述第一PMOS管(P101)的源极、第二PMOS管(P102)的源极、第三PMOS管(P103)的源极、第四PMOS管(P104)的源极、第五PMOS管(P105)的源极、第六PMOS管(P106)的源极、第七PMOS管(P107)的源极和第八PMOS管(P108)的源极均连接预调节电压(VDDL)，第一PMOS管(P101)和第二PMOS管(P102)共源共栅连接，第三电阻(R13)的一端接第一PMOS管(P101)的漏极，第三电阻(R13)的另一端接第一PNP晶体管(Q11)的发射极，第二电阻(R12)的一端接第二PMOS管(P102)的漏极，第二电阻(R12)的另一端与第一电阻(R11)的一端连接，第一电阻(R11)的另一端接第二PNP晶体管(Q12)的发射极，第一PNP晶体管(Q11)的基极、第一PNP晶体管(Q11)的集电极、第二PNP晶体管(Q12)的基极和第二PNP晶体管(Q12)的集电极均接地，第七PMOS管(P107)和第八PMOS管(P108)共源共栅连接，第七PMOS管(P107)的栅极和第七PMOS管(P107)的漏极短接，第七PMOS管(P107)的漏极接第五NMOS管(N105)的漏极，第八PMOS管(P108)的漏极接第六NMOS管(N106)的漏极，第五NMOS管(N105)的栅极与第六NMOS管(N106)的栅极相接，第七NMOS管(N107)的栅极与第八NMOS管(N108)的栅极相接，第七NMOS管(N107)的源极与第八NMOS管(N108)的源极均接地，第十一PMOS管(P111)的栅极接第二电阻(R12)与第一电阻(R11)之间，第十一PMOS管(P111)的漏极接第七NMOS管(N107)的漏极，第十二PMOS管(P112)的栅极接第一PNP晶体管(Q11)的发射极，第十二PMOS管(P112)的漏极接第八NMOS管(N108)的漏极，第十一PMOS管(P111)的源极与第十二PMOS管(P112)的源极相接并接第六PMOS管(P106)的漏极，第八PMOS管(P108)的漏极连接第一PMOS管(P101)的栅极与第二PMOS管(P102)的栅极，第三PMOS管(P103)的栅极接第二PMOS管(P102)的栅极，第三PMOS管(P103)的漏极与第一NMOS管(N101)的漏极相接，第一NMOS管(N101)的栅极与第一NMOS管(N101)的漏极短接，第一NMOS管的(N101)的栅极与第二NMOS管(N102)的栅极相接，第二NMOS管(N102)的漏极接第四PMOS管(P104)的漏极，第四PMOS管(P104)的栅极与第四PMOS管(P104)的漏极短接并与第六PMOS管(P106)的栅极相接，第四PMOS管(P104)的栅极与第五PMOS管(P105)的栅极相接，第五PMOS管(P105)的漏极接第三NMOS管(N103)的漏极，第三NMOS管(N103)的栅极接第五NMOS管(N105)的栅极，第三NMOS管(N103)的源极接第四NMOS管(N104)的漏极，第三NMOS管(N103)的栅极与第三NMOS管(N103)的漏极短接，第四NMOS管(N104)的栅极与第四NMOS管(N104)漏极短接，第四NMOS管(N104)的栅极接第七NMOS管(N107)的栅极，第一NMOS管(N101)的源极、第二NMOS管(N102)的源极和第四NMOS管(N104)的源极均接地。
3.根据权利要求1所述的高电源抑制比的带隙基准电压源，其特征在于，所述的前置稳压电路包括第十三PMOS管(P201)、第十四PMOS管(P202)、第十五PMOS管(P203)、第十六PMOS管(P204)、第十七PMOS管(P205)、第十八PMOS管(P206)、第二十一PMOS管(P209)、第二十二PMOS管(P210)、第九NMOS管(N201)、第十NMOS管(N202)、第十一NMOS管(N203)、第十二NMOS管(N204)、第十三NMOS管(N205)、第十四NMOS管(N206)、第十五NMOS管(N207)、第四电阻(R21)和第五电阻(R22)；所述第十三PMOS管(P201)的源极、第十四PMOS管(P202)的源极、第十五PMOS管(P203)的源极、第十六PMOS管(P204)的源极、第十七PMOS管(P205)的源极和第十八PMOS管(P206)的源极均接电源电压(VDD)，第十七PMOS管(P205)和第十八PMOS管(P206)共源共栅连接，第十七PMOS管(P205)的栅极和第十七PMOS管(P205)的漏极短接，第十七PMOS管(P205)的漏极接第十二NMOS管(N204)的漏极，第十八PMOS管(P206)的漏极接第十三NMOS管(N205)的漏极，第十二NMOS管(N204)的源极接第十四NMOS管(N206)的漏极，第十三NMOS管(N205)的源极接第十五NMOS管(N207)的漏极，第十二NMOS管(N204)的栅极与第十三NMOS管(N205)的栅极相接，第十四NMOS管(N206)的栅极与第十五NMOS管(N207)的栅极相接，第十四NMOS管(N206)的源极与第十五NMOS管(N207)的源极均接地，第二十一PMOS管(P209)的栅极接第四电阻(R21)与第五电阻(R22)之间，第二十一PMOS管(P209)的漏极接第十四NMOS管(N206)的漏极，第二十二PMOS管(P210)的栅极接带隙基准电压的输出端(VBG)，第二十二PMOS管(P210)的漏极接第十五NMOS管(N207)的漏极，第二十一PMOS管(P209)的源极与第二十二PMOS管(P210)的源极相接并接第十五PMOS管(P203)的漏极，第十六PMOS管(P204)的栅极接第十八PMOS管(P206)的漏极，第四电阻(R21)的一端与第五电阻(R22)的一端连接，第十六PMOS管(P204)的漏极接第四电阻(R21)的另一端，第五电阻(R22)的另一端接地，第十三PMOS管(P201)和第十四PMOS管(P202)共源共栅连接，第十三PMOS管(P201)的栅极和第十三PMOS管(P201)的漏极短接，第十三PMOS管(P201)的漏极接第九NMOS管(N201)的漏极，第九NMOS管(N201)的栅极接第一NMOS管(N101)的栅极，第九NMOS管(N201)的源极接地，第十四PMOS管(P202)的漏极接第十NMOS管(N202)的漏极，第十NMOS管(N202)的栅极接第十二NMOS管(N204)的栅极，第十NMOS管(N202)的栅极和第十NMOS管(N202)的漏极短接，第十NMOS管(N202)的源极接第十一NMOS管(N203)的漏极，第十一NMOS管(N203)的栅极接第十四NMOS管(N206)的栅极，第十一NMOS管(N203)的漏极和第十一NMOS管(N203)的栅极短接，第十一NMOS管(N203)的源极接地。
4.根据权利要求1所述的高电源抑制比的带隙基准电压源，其特征在于，所述的电压比较电路包括第九电阻(R31)、第十电阻(R32)、第二十三PMOS管(P31)、第二十四PMOS管(P32)、第二十五PMOS管(P33)、第二十七PMOS管(P35)、第十六NMOS管(N31)、第十七NMOS管(N32)、第十八NMOS管(N33)和第二十NMOS管(N35)；所述第九电阻(R31)的一端和第十电阻(R32)的一端均连接电源电压(VDD)，第九电阻(R31)的另一端接第二十三PMOS管(P31)的源极，第二十三PMOS管(P31)的漏极接第十六NMOS管(N31)的漏极，第十电阻(R32)的另一端接第二十四PMOS管(P32)的源极，第二十四PMOS管(P32)的栅极接带隙基准电压的输出端(VBG)，第二十四PMOS管(P32)的漏极接第十七NMOS管(N32)的漏极，第十六NMOS管(N31)的栅极和第十七NMOS管(N32)的栅极相接，第十六NMOS管(N31)的源极和第十七NMOS管(N32)的源极均接地，第十六NMOS管(N31)的栅极和第十六NMOS管(N31)的漏极短接，第二十五PMOS管(P33)的源极接电源电压(VDD)，第十八NMOS管(N33)地源极接地，第二十五PMOS管(P33)和第十八NMOS管(N33)共栅共漏连接，第二十五PMOS管(P33)的栅极和第十八NMOS管(N33)的栅极接第十七NMOS管(N32)的漏极，第二十七PMOS管(P35)与第二十NMOS管(N35)共栅连接并接第二十五PMOS管(P33)的漏极，第二十七PMOS管(P35)的源极接第一比较参考电压(REF1)，第二十NMOS管(N35)的漏极接第二比较参考电压(REF2)，第二十七PMOS管(P35)的漏极和第二十NMOS管(N35)的源极相接并接第二十三PMOS管(P31)的栅极。
5.根据权利要求1所述的高电源抑制比的带隙基准电压源，其特征在于，所述的转换电路括第二十八PMOS管(P41)；所述的第二十八PMOS管(P41)的栅极接第二十五PMOS管(P33)的漏极，第二十八PMOS管(P41)的漏极接地，第二十八PMOS管(P41)的源极接第十六PMOS管(P204)的栅极。
6.根据权利要求1所述的高电源抑制比的带隙基准电压源，其特征在于，所述的启动电路包括第二十九PMOS管(P51)、第二十一NMOS管(N51)和第二十二NMOS管(N52)，所述第二十九PMOS管(P51)的源极接电源电压(VDD)，第二十九PMOS管(P51)的漏极接第二十一NMOS管(N51)的漏极，第二十一NMOS管的源极接地，第二十九PMOS管(P51)的栅极和第二十一NMOS管(N51)的栅极相接并接第八PMOS管(P108)的漏极，第二十二NMOS管(N52)的漏极接电源电压(VDD)，第二十二NMOS管(N52)的栅极接第二十一NMOS管(N51)的漏极，第二十二NMOS管(N52)的源极接第一NMOS管(N101)的漏极。
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