CN116501121B - 带隙基准电路及芯片 - Google Patents

Abstract

本公开涉及一种带隙基准电路及芯片，启动电路为带隙基准电路提供启动电路，以使带隙基准电路可正常启动并在启动后正常工作。所述带隙基准电路包括：电源，带隙基准核心电路和启动电路，所述启动电路与所述带隙基准核心电路相连，所述电源分别与所述启动电路以及所述带隙基准核心电路相连；所述启动电路用于为所述带隙基准核心电路提供启动电流，控制所述带隙基准核心电路中的第一晶体管和第二晶体管处于导通状态，并在所述带隙基准核心电路正常启动时自动断开。

Description

带隙基准电路及芯片

技术领域

本公开涉及模拟集成电路涉及，具体地，涉及一种带隙基准电路及芯片。

背景技术

在光伏用电力线载波通信芯片中，需要产生参考电压为ADC(Analog To DigitalConverter，模拟数字转换器)提供基准，为LDO(Low-Dropout Regulator，低压差线性稳压器)或者DCDC(DC-to-DC Converter，直流变换器)提供基准电压。作为一个通用模块，带隙基准电路用于产生与电路温度系数、供电电压以及其他参数无关的基准电压。随着集成电路的功耗的降低，芯片的工作电压也降低，使得低压电流模带隙基准可以产生小于1V的参考电压，扩大了低电压电流模带隙基准的应用范围。

但现有的低电源电压结构的带隙基准电路需要给两个PNP支路并联两个完全相同的电阻，使带隙基准电路存在多个稳定工作点：PMOS电流镜完全无电流，PNP1和PNP2不完全导通以及正常工作态。

发明内容

本公开的目的是提供一种带隙基准电路及芯片，启动电路为带隙基准电路提供启动电路，以使带隙基准电路可正常启动并在启动后正常工作。

为了实现上述目的，第一方面，本公开提供一种带隙基准电路，所述电路包括：电源，带隙基准核心电路和启动电路，所述启动电路与所述带隙基准核心电路相连，所述电源分别与所述启动电路以及所述带隙基准核心电路相连；

所述启动电路用于为所述带隙基准核心电路提供启动电流，控制所述带隙基准核心电路中的第一晶体管和第二晶体管处于导通状态，并在所述带隙基准核心电路正常启动时自动断开。

可选地，所述启动电路包括第一电流镜电路和比较器电路，所述第一电流镜电路与所述比较器电路相连；

所述比较器电路用于控制所述第一电流镜电路的通断；

所述第一电流镜电路用于根据所述电源输出的电流生成第一镜像电流，并为所述带隙基准核心电路提供所述第一镜像电流，控制所述带隙基准核心电路中的第一晶体管和第二晶体管处于导通状态。

可选地，所述第一电流镜电路包括：第一电流镜、第一NMOS管、第二电流镜以及第四PMOS管；

其中，所述第一电流镜包括第二NMOS管和第三NMOS管，所述第一NMOS管的栅极与所述比较器电路输出端相连，所述第一NMOS管的漏极与所述第二NMOS管的漏极、所述第二NMOS管的栅极、所述第三NMOS管的栅极以及所述第四PMOS管的漏极相连，所述第一NMOS管的源极、所述第二NMOS管的源极以及所述第三NMOS管的源极接地；

所述第二电流镜包括第五PMOS管和第六PMOS管，所述第三NMOS管的漏极与所述第五PMOS管的栅极、所述第六PMOS管的栅极以及所述第六PMOS管的漏极相连，所述第五PMOS管的源极、所述第六PMOS管的源极以及所述第四PMOS管的源极与所述电源相连。

可选地，所述第一电流镜电路包括：第三电流镜、第四NMOS管、第七PMOS管以及反相器；

其中，所述第三电流镜包括第五PMOS管和第六PMOS管，所述第四NMOS管的漏极与所述第五PMOS管的栅极、所述第六PMOS管的栅极、所述第六PMOS管的漏极以及所述第七PMOS管的漏极相连，所述第五PMOS管的源极、所述第六PMOS管的源极、所述第七PMOS管的源极以及所述第四NMOS管的栅极与所述电源相连，所述第四NMOS管的源极接地，所述第七PMOS管的栅极与所述反相器的输出端相连；

所述反相器的输入端与所述比较器电路的输出端相连。

可选地，所述比较器电路包括：第二电流镜电路、差分电路以及电流源，所述电流源、所述第二电流镜电路以及所述差分电路依次相连；

所述第二电流镜电路用于根据所述电流源输出的电流生成第二镜像电流，并为所述差分电路提供所述第二镜像电流；

所述差分电路用于根据所述第二镜像电流生成迟滞电压，并根据所述迟滞电压为所述带隙基准核心电路提供迟滞电流。

可选地，所述差分电路包括PMOS差分对管、NMOS差分对管、第八PMOS管以及第五NMOS管；

所述PMOS差分对管的栅极与所述第五NMOS管的栅极相连，并作为所述比较器电路的正极输入，所述NMOS差分对管的栅极与所述第八PMOS管的栅极相连，并作为所述比较器电路的负极输入。

可选地，所述PMOS差分对管包括第九PMOS管和第十PMOS管，所述第九PMOS管的宽长比与所述第八PMOS管的宽长比一致；

所述NMOS差分对管包括第六NMOS管和第七NMOS管，所述第六NMOS管的宽长比与所述第五NMOS管的宽长比一致；

其中，所述第八PMOS管的栅极与所述第六NMOS管的栅极、所述第七NMOS管的栅极相连，并作为所述比较器电路的负极输入，所述第九PMOS管的栅极与所述第十PMOS管的栅极、所述第五NMOS管的栅极相连，并作为所述比较器电路的正极输入。

可选地，所述第二电流镜电路包括第四电流镜和第五电流镜；

所述第四电流镜用于根据所述电流源输出的电流生成中间镜像电流并输入给所述第五电流镜；

所述第五电流镜用于根据所述中间镜像电流以及所述第一镜像电流生成第二镜像电流，并为所述PMOS差分对管提供所述第二镜像电流。

可选地，所述第二电流镜电路包括第六电流镜和第七电流镜；

所述第六电流镜用于根据所述电流源输出的电流生成第三镜像电流，并为所述PMOS差分对管提供所述第三镜像电流；

所述第七电流镜用于根据所述第一镜像电流生成第四镜像电流，并为所述NMOS差分对管提供所述第四镜像电流；

所述第二镜像电流包括所述第三镜像电流与所述第四镜像电流。

第二方面，本公开提供一种芯片，包括第一方面所述的带隙基准电路。

通过上述技术方案，启动电路为带隙基准核心电路提供启动电流，控制带隙基准核心电路中的第一晶体管和第二晶体管处于导通状态，保证带隙基准电路正常启动后进入正常工作模式。

本公开的其他特征和优点将在随后的具体实施方式部分予以详细说明。

附图说明

附图是用来提供对本公开的进一步理解，并且构成说明书的一部分，与下面的具体实施方式一起用于解释本公开，但并不构成对本公开的限制。在附图中：

图1是现有的带隙基准电路的电路图。

图2是根据本公开示例性实施例示出的一种带隙基准电路的示意图。

图3是根据本公开示例性实施例示出的一种带隙基准电路的电路图。

图4是根据本公开示例性实施例示出的一种带隙基准电路的另一电路图。

图5是根据本公开示例性实施例示出的一种带隙基准电路的启动电路的示意图。

图6是现有的比较器电路的电路图。

图7是根据本公开示例性实施例示出的一种带隙基准电路的比较器的电路图。

图8是根据本公开示例性实施例示出的一种带隙基准电路的比较器的另一电路图。

图9是根据本公开示例性实施例示出的一种带隙基准电路的仿真图。

具体实施方式

以下结合附图对本公开的具体实施方式进行详细说明。应当理解的是，此处所描述的具体实施方式仅用于说明和解释本公开，并不用于限制本公开。

需要说明的是，本公开中所提供的图示仅以示意方式说明本发明的基本构想，虽图示中仅显示与本发明中有关的组件而非按照实际实施时的组件数目、形状及尺寸绘制，其实际实施时各组件的形态、数量及比例可为一种随意的改变，且其组件布局形态也可能更为复杂。

正如背景技术所言，参见图1，传统的带隙基准电路的具体连接方式包括：运算放大器A1的正向输入端与第二PMOS管P2的漏端、第一电阻R1的上端、第三电阻R3的上端相连，运算放大器A1的负向输入端与第一PMOS管PM1的漏端、第二电阻R2的上端、第二三极管PNP2的发射极相连，第一电阻R1的下端与第一三极管PNP1的发射极相连，第一三极管PNP1的基极、第一三极管PNP1的集电极、第二三极管PNP2的基极、第二三极管PNP2的集电极、第二电阻R2的下端、第三电阻R3的下端与地GND相连。运算放大器A1的输出端与第一PMOS管P1的栅端、第二PMOS管P2的栅端、第三PMOS管P3的栅端相连，第一PMOS管P1的源端、第二PMOS管P2的源端、第三PMOS管P3的源端与电源VDD相连。第三PMOS管P3的漏端与第四电阻R4的上端相连，并作为带隙基准电路的输出端VREF。第四电阻R4的下端接地GND。

如图1所示，传统的带隙基准电路需要分别给两个PNP并联两个完全相同的电阻，即与第一三极管PNP1与R2并联，第二三极管PNP2与R3并联，且R3＝R2，使得带隙基准电路中存在多个稳定工作点：第一简并态PMOS电流镜完全无电流；第二简并态PNP1和PNP2不完全导通；以及正常工作态。而现有的启动电路为PMOS电流镜注入电流，但在注入的电流全部流入与PNP晶体管并联的电阻通路中时，带隙基准电路会进入另一个简并工作点，此时PNP1和PNP2不导通，VBE1和VBE2绝对值相等或者接近相等，在运算放大器A1的输入端存在失调电压时，带隙基准电路更容易进入第二简并态，导致带隙基准电路无法可靠启动。

有鉴于此，本公开提供一种带隙基准电路及芯片，通过启动电路为控制带隙基准核心电路提供启动电流，控制带隙基准核心电路中的第一晶体管和第二晶体管处于导通状态，并在带隙基准核心电路正常工作时自动断开，保证基准带隙电路顺利脱离第一简并态和第二简并态，并可靠工作。

图2是根据本公开示例性实施例示出的一种带隙基准电路的示意图，参见图2，带隙基准电路包括：电源VDD，带隙基准核心电路200和启动电路100，启动电路100与带隙基准核心电路200相连，电源分别与启动电路100以及带隙基准核心电路200相连；

启动电路100用于为带隙基准核心电路200提供启动电流，控制带隙基准核心电路200中的第一晶体管和第二晶体管处于导通状态，并在带隙基准核心电路200正常启动时自动断开。

参见图3或图4，带隙基准核心电路200的具体连接方式包括：运算放大器A1的正端即节点C，与第四电阻R4的下端和第三电阻R3的上端相连，第三电阻R3的下端接地，运算放大器A1的负端即节点D与第二电阻R2的下端和第一电阻R1的上端相连，第一电阻R1的下端接地，运算放大器A1的输出端同时与第一PMOS管P1的栅端、第二PMOS管P2的栅端、第三PMOS管P3的栅端、第六电阻R6的上端相连，第一PMOS管P1的源端与第二PMOS管P2的源端、第三PMOS管P3的源端、电源VDD相连，第一PMOS管P1的漏端与第二电阻R2的上端、第一三极管PNP1的发射极即点A相连，第二PMOS管P2的漏端与第一电容C1的右端、第五电阻R5的上端、第四电阻R4的上端相连，第一电容C1的左端与第六电阻R6的下端相连，第五电阻R5的下端与第二三极管PNP2的发射级即B点相连，第三PMOS管P3的漏端与第二电容C2的上端、第七电阻R7的上端即输出端VREF相连，第一三极管PNP1的基极、第一三极管PNP1的集电极、第二三极管PNP2的基极、第二三极管PNP2的集电极、第三电阻R3的下端、第二电容C2的下端、第七电阻R7的下端同时接地。

其中，PNP1和PNP2的VBE压降之差加在电阻R5两端产生PTAT电流，PNP1的VBE电压加在电阻R1和电阻R2的串联支路上产生CTAT电流，由P1、P2、P3组成的电流镜，生成对应PTAT+CTAT的镜像电流流过R7，得到温度无关的目标参考电压VREF。带隙基准核心电路中的运算放大器A1主要保证C点和D点电压相等，电阻R5和电容C1用于对电路进行相位补偿，带隙基准核心电路中通过给PNP1和PNP2所在支路并联两个完全相同的电阻，即PNP1与电阻R1和电阻R2并联，PNP2与电阻R3和电阻R4并联，且R1+R2＝R3+R4，使得带隙基准核心电路中存在三个稳定工作点：PMOS电流镜完全无电流，PNP1和PNP2不完全导通以及正常工作态。

示例地，启动电路100中导通PNP1和PNP2，由于PNP2的尺寸大于PNP1，使得VBE1＞VBE2，即VA＞VB，在VA-VB＞0的情况下，启动电路自动断开，此时启动电流为零，带隙基准核心电路正常工作。

本公开通过启动电路为带隙基准核心电路提供启动电流，从而导通带隙基准核心电路中的第一晶体管和第二晶体管，带隙基准核心电路正常启动，启动电路自动断开，带隙基准核心电路正常工作，保证了带隙基准电路在运放输入端存在失调电压时，可顺利脱离第一简并态和第二简并态，正常工作。

为了使本领域技术人员更加理解本公开提供的带隙基准电路，下面对带隙基准电路涉及的元部件进行详细举例说明。

在一可行的实施例中，参见图3或图4，启动电路100包括第一电流镜电路101和比较器电路102，第一电流镜电路101与比较器电路102相连；

比较器电路102用于控制第一电流镜电路101的通断；

第一电流镜电流101用于根据电源VDD输出的电流生成第一镜像电流，并为带隙基准核心电路200提供第一镜像电流，控制带隙基准核心电路200中的第一晶体管和第二晶体管处于导通状态。

示例地，比较器电路102控制第一电流镜电路101处于导通状态，第一电流镜电流根据电源VDD输出的电流生成第一镜像电流并提供给带隙基准核心电路200，以使带隙基准核心电路200中的PNP1和PNP2导通，带隙基准核定电路成功启动，此时比较器电路102控制第一电流镜电路101处于断开状态，第一电流镜电路101不再提供第一镜像电流给带隙基准核心电路200，启动电路100自动与带隙基准核心电路200断开。

本公开通过启动电路中的比较器电路控制第一电流镜电路的通断，实现给带隙基准核心电路提供启动电流，并在带隙基准核心电路成功启动后，自动与带隙核心启动电路断开，以使带隙基准电路在运放输入端存在失调电压时，可顺利脱离第一简并态和第二简并态，正常工作。

在一可行的实施例中，参见图3，在比较器电路102简化为比较器COMP的情况下，第一电流镜电路101包括：第一电流镜、第一NMOS管N1、第二电流镜以及第四PMOS管N4；

其中，第一电流镜包括第二NMOS管N2和第三NMOS管N3，所述第一NMOS管N1的栅极与比较器电路102的输出端相连，第一NMOS管N1的漏极与第二NMOS管N2的漏极、第二NMOS管N2的栅极、第三NMOS管N3的栅极以及第四PMOS管N4的漏极相连，第一NMOS管N1的源极、第二NMOS管N2的源极以及第三NMOS管N3的源极接地；

第二电流镜包括第五PMOS管P5和第六PMOS管P6，第三NMOS管N3的漏极与第五PMOS管P5的栅极、第六PMOS管P6的栅极以及第六PMOS管P6的漏极相连，第五PMOS管P5的源极、第六PMOS管P6的源极以及第四PMOS管P4的源极与所述电源相连。

示例地，比较器COMP的正输入端A点的电压与负输入端B点的电压相等时，比较器COMP不发生翻转，比较器COMP的输出端输出低电平；在比较器COMP的正输入端A点的电压和输入端B点的电压的差值大于设定的阈值电压时，比较器COMP发生翻转，输出高电平。

示例地，设定的阈值电压的取值范围为15mV～20mV的情况下，运算放大器A1存在等效输入失调电压时，带隙基准电路处于第一简并态或第二简并态，比较器COMP不发生翻转；随着电源电压VDD的增大，比较器COMP输出端控制第一NMOS管N1关闭，此时第四PMOS管P4和第二NMOS管N2中产生电流，经过第一电流镜N2/N3以及第二电流镜P5/P6流入A点，从而保证PNP1导通，PMOS管电流镜P1/P2对A点的电流镜像后的镜像电流流入第二晶体管PNP2，从而保证PNP2也导通，由于PNP2尺寸大于PNP1，导致VBE1>VBE2，即VA>VB，在VA-VB>比较器COMP的迟滞电压的情况下，比较器COMP可靠翻转，控制第一NMOS管N1打开，第一电流镜N2/N3中不产生电流，处于关闭状态，同时第二电流镜P5/P6中也不产生电流，处于关闭状态，此时启动电流降低到0。

本公开通过比较器电路控制第一电流镜和第二电流镜的通断，实现给带隙基准核心电路提供启动电流，并在带隙基准核心电路成功启动后，自动与带隙核心启动电路断开，以使带隙基准电路在运放输入端存在失调电压时，可顺利脱离第一简并态和第二简并态，正常工作。

在一可行的实施例中，参见图4，在比较器电路102简化为比较器COMP的情况下，第一电流镜电路101包括：第三电流镜、第四NMOS管、第七PMOS管以及反相器I；

其中，第三电流镜包括第五PMOS管和第六PMOS管，第四NMOS管的漏极与第五PMOS管的栅极、第六PMOS管的栅极、第六PMOS管的漏极以及第七PMOS管的漏极相连，第五PMOS管的源极、第六PMOS管的源极、第七PMOS管的源极以及第四NMOS管的栅极与电源VDD相连，第四NMOS管的源极接地，第七PMOS管的栅极与反相器I的输出端相连；

反相器I的输入端与比较器电路102的输出端相连。

示例地，比较器COMP的正输入端A点的电压与负输入端B点的电压相等时，电流经第三电流镜P5/P6流入比较器COMP的正输入端A点，从而保证PNP1导通，PMOS管电流镜P1/P2对A点的电流镜像后的镜像电流流入第二晶体管PNP2，从而保证PNP2也导通，由于PNP2尺寸大于PNP1，导致VBE1>VBE2，即VA>VB，在VA-VB>比较器COMP的迟滞电压的情况下，比较器COMP可靠翻转，反相器I关闭，即反相器I输出信号“1”，D点电压为0，此时启动电流降低到0。

本公开通过比较器电路控制第三电流镜和反相器的通断，实现给带隙基准核心电路提供启动电流，并在带隙基准核心电路成功启动后，自动与带隙核心启动电路断开，以使带隙基准电路在运放输入端存在失调电压时，可顺利脱离第一简并态和第二简并态，正常工作。

在一可行的实施例中，参见图5，比较器电路102包括：第二电流镜电路1021、差分电路1022以及电流源，电流源、第二电流镜电路1021以及差分电路1022依次相连；

第二电流镜电路1021用于根据电流源IB1输出的电流生成第二镜像电流，并为差分电路1022提供第二镜像电流；

差分电路1022用于根据第二镜像电流生成迟滞电压，并根据迟滞电压为带隙基准核心电路200提供迟滞电流。

示例地，第二电流镜电路1021对电流源输出的电流和电源VDD输出的电流之和镜像得到第二镜像电流，并提供给差分电路1022，差分电路1022根据第二镜像电流生成迟滞电压，并根据所述迟滞电压生成迟滞电流，为带隙基准核心电路200提供迟滞电流。

本公开中比较器电路迟滞电流作为带隙基准核心电路的启动电流，提高了带隙基准电路启动过程到工作状态的稳定性。

示例地，图6是现有的比较器电路的电路图，参见图6，现有的比较器电路的具体连接方式包括：第一PMOS管P1`的栅端为比较器COMP的负端输入，第一PMOS管P1`的漏端与第一NMOS管N1`的漏端、第一NMOS管N1`的栅端、第四NMOS管N4`的栅端相连，第二PMOS管P2`的栅端与第三PMOS管P3`的栅端相连，并作为比较器COMP的正端输入，第二PMOS管P2`的漏端与第三PMOS管P3`的漏端、第二NMOS管N2`的漏端、第二NMOS管N2`的栅端、第六NMOS管N6`的栅端相连，第一NMOS管N1`的源端与第二NMOS管N2`的源端、第四NMOS管N4`的源端、第六NMOS管N6`的源端接地，第一PMOS管P1`的源端与第二PMOS管P2`的源端、第三PMOS管P3`的源端、第四PMOS管P4`的漏端相连。第四PMOS管P4`的栅端与第八PMOS管P7`的栅端、第八PMOS管P7`的漏端、第三NMOS管N3`的漏端相连，第四PMOS管P4`的源端、第八PMOS管P7`的源端、第五PMOS管P5`的源端、第六PMOS管P6`的源端与电源VDD相连，第五PMOS管P5`的栅端与第五PMOS管P5`的漏端、第六PMOS管P6`的栅端、第四NMOS管N4`的漏端相连，第六PMOS管P6`的漏端与第六NMOS管N6`的漏端相连，并作为比较器COMP的输出端COMP_OUT，第三NMOS管N3`的栅端与第五NMOS管N5`的栅端、第五NMOS管N5`的漏端、电流源IB1的下端相连，第三NMOS管N3`的源端、第五NMOS管N5`的源端接地，电流源IB1的上端与电源VDD相连。

示例地，比较器电路选择PMOS管为差分对，比较器在第一简并态时可正常工作，此时比较器电路的正端输入与第一晶体管PNP1的发射极相连，负端输入与第二PNP2的发射极相连，此时A点和B点均为低电平附近的电压，PMOS差分对管由PMOS管P2`和P3`组成，其中P2`的宽长比等于P1`的宽长比，从而保证比较器电路可输出正的迟滞电压。

示例地，参见图3和图6，设定的阈值电压的取值范围为15mV～20mV的情况下，带隙基准电路处于第一简并态和第二简并态时，即使有等效输入失调电压，比较器电路也不会发生翻转，随着电源电压VDD上升，比较器电路的输出端控制第一NMOS管N1关闭，第四PMOS管P4和第二NMOS管N2中产生电流，经过第一电流镜N2/N3以及第二电流镜P5/P6流入A点，从而保证PNP1导通，PMOS管电流镜P1/P2对A点的电流镜像后的镜像电流流入第二晶体管PNP2，从而保证PNP2也导通，由于PNP2尺寸大于PNP1，导致VBE1>VBE2，即VA>VB，在VA-VB>比较器COMP的迟滞电压的情况下，比较器COMP可靠翻转，控制第一NMOS管N1打开，第一电流镜N2/N3中不产生电流，处于关闭状态，同时第二电流镜P5/P6中也不产生电流，处于关闭状态，此时启动电流降低到0。

但现有的比较器电路在电源电压VDD<VBE1+VGS_P1`+Vdsat_P4`的情况下，不能正常工作。

在一可行的实施例中，参见图7和图8，差分电路包括PMOS差分对管、NMOS差分对管、第八PMOS管以及第五NMOS管；

PMOS差分对管的栅极与第五NMOS管的栅极相连，并作为比较器电路102的正极输入，NMOS差分对管的栅极与第八PMOS管的栅极相连，并作为比较器电路102的负极输入。

本公开通过PMOS管构成PMOS差分对管，NMOS管构成NMOS差分对管，PMOS差分对管和NMOS差分对管构成差分对，使得比较器电路在第一简并态时也能正常工作，比较器电路的正负端输入分别接第一晶体管PNP1和第二PNP2的发射极，此时A点和B点均为地电平附近的电压，也适应电源电压VDD<VBE1+VGS_P1`+Vdsat_P4`的低电压应用场景。

在一可行的实施例中，PMOS差分对管包括第九PMOS管和第十PMOS管，第九PMOS管的宽长比与第八PMOS管的宽长比一致；

NMOS差分对管包括第六NMOS管和第七NMOS管，第六NMOS管的宽长比与第五NMOS管的宽长比一致；

其中，第八PMOS管的栅极与第六NMOS管的栅极、第七NMOS管的栅极相连，并作为比较器电路102的负极输入，第九PMOS管的栅极与第十PMOS管的栅极、第五NMOS管的栅极相连，并作为比较器电路102的正极输入。

示例地，参见图7，P1`的栅极与N2`的栅极、N3`的栅极相连，并作为比较器电路102的负极输入，P2`的栅极与P3`的栅极、N1`的栅极相连，并作为比较器电路102的正极输入。

示例地，参见图8，P1``的栅极与N2``的栅极、N3``的栅极相连，并作为比较器电路102的负极输入，P2``的栅极与P3``的栅极、N1``的栅极相连，并作为比较器电路102的正极输入。

本公开通过特定长宽比的PMOS差分对管以及NMOS差分对管构成差分电路，保证比较器电路有一个正的迟滞电压，使得比较器电路在第一简并态时也能正常工作，比较器电路的正负端输入分别接第一晶体管PNP1和第二PNP2的发射极，此时A点和B点均为地电平附近的电压，也适应电源电压VDD<VBE1+VGS_P2``+Vdsat_P4`的低电压应用场景。

在一可行的实施例中，第二电流镜电路1021包括：第四电流镜和第五电流镜；

第四电流镜用于根据电流源输出的电流生成中间镜像电流并输入给第五电流镜；

第五电流镜用于根据中间镜像电流以及第一镜像电流生成第二镜像电流，并为PMOS差分对管提供第二镜像电流。

示例的，参见图7，第四电流镜由NMOS管N6`和N8`构成，第五电流镜由PMOS管P7`和P4`构成。

示例地，参见图7，差分电路的具体连接方式包括：P1`的栅端与N2`的栅端、N3`的栅端相连，并作为比较器电路的负端输入，P1`的漏端与N4`的漏端、N4`的栅端、N7`的栅端相连。N4`的源端与N7`的源端接地，P2`的栅端与P3`的栅端、N1`的栅端相连，并作为比较器电路的正端输入，P2`的漏端与P3`的漏端、P7`的漏端、N5`的漏端、N5`的栅端、N9`的栅端相连，N5`的源端与N9`的源端接地，N1`的源端与N2`的源端、N3`的源端、N6`的漏端相连，N6`的源端接地，P2``的源端与P2`的源端、P3`的源端、P4`的漏端相连，N1`的漏端与P5`的漏端、P5`的栅端、P8`的栅端、N7`的漏端相连，N2`的漏端与N3`的漏端、P6`的漏端、P6`的栅端、P7`的栅端相连，P4`的源端、P5`的源端、P6`的源端、P7`的源端、P8`的源端与电源VDD相连，P8`的漏端与N9`的漏端相连，P4`的栅端与P7`的栅端、P7`的漏端、N6`的漏端相连，P7`的源端接电源VDD，N6`的栅端与N8`的栅端、N8`的漏端、N6`的栅端、电流源IB1的下端相连，N6`的源端与N8`的源端接地，电流源IB1的上端接电源VDD。

示例地，比较器电路的正端输入与第一晶体管PNP1的发射极相连，负端输入与第二PNP2的发射极相连，此时A点和B点均为地电平附近的电压，使得带隙基准电路处于低电压应用场景，其当前的电源电压VDD<VBE1+VGS_P1`+Vdsat_P4`，PMOS差分对管由PMOS管P2`和P3`组成，其中P2`的宽长比等于P1`的宽长比，NMOS差分对管由NMOS管N2`和N3`组成，其中N2`的宽长比等于N1`的宽长比，从而保证比较器电路可输出正的迟滞电压。

在一可行的实施例中，第二电流镜电路1021包括：第六电流镜和第七电流镜；

第六电流镜用于根据电流源输出的电流生成第三镜像电流，并为PMOS差分对管提供第三镜像电流；

第七电流镜用于根据第一镜像电流生成第四镜像电流，并为NMOS差分对管提供第四镜像电流；

第二镜像电流包括第三镜像电流与第四镜像电流。

示例地，参见图8，第六电流镜由NMOS管N11``和N12``构成，第七电流镜由PMOS管P9``和P12``构成。

示例地，参见图8，差分电路的具体连接方式包括：N1``的栅端与P2``的栅端、P3``的栅端相连，并作为比较器电路的正端输入，N2``的栅端与N3``的栅端、P2``的栅端相连，并作为比较器电路的负端输入，N1``的源端与N2``的源端、N3``的源端、N4``的漏端相连，N4``的源端与N5``的漏端相连，N5``的源端接地，N1``的漏端与P7``的漏端、P5``的源端相连，P5``的漏端与N6``的漏端、P7``的栅端、P8``的栅端相连，N6``的源端与N7``的漏端、P2``的漏端、P3``的漏端相连，N7``的源端接地，N2``的漏端与N3``的漏端、P8``的漏端、P6``的源端相连，管P6``的漏端与N8``的漏端相连N8``的源端与N9``的漏端、P2``的漏端相连，N9``的源端接地，P2``的源端与P2``的源端、P3``的源端、P4``的漏端相连，P4``的源端、P7``的源端、P8``的源端与电源VDD相连，P4``的栅端、P10``的栅端、P9``的栅端、P12``的栅端、P12``的漏端与电流源IB的上端相连，P5``的栅端与P6``的栅端、P11``的栅端、P11``的漏端、N14``的漏端相连，N6``的栅端与N8``的栅端、N4``的栅端、N12``的栅端、N12``的漏端、N14``的栅端、P9``的漏端、N11``的栅端相连，N7``的栅端与N9``的栅端、N5``的栅端、N10``的栅端、N13``的栅端、N11``的漏端、P10``的漏端相连，N11``的源端与N10``的漏端相连，N14``的源端与N13``的漏端相连，P10``的源端、P9``的源端、P11``的源端、P12``的源端与电源VDD相连，N10``的源端、N12``的源端、N13``的源端、电流源IB的下端接地。

示例地，比较器电路的正端输入与第一晶体管PNP1的发射极相连，负端输入与第二PNP2的发射极相连，此时A点和B点均为地电平附近的电压，使得带隙基准电路处于低电压应用场景，其当前的电源电压VDD<VBE1+VGS_P1``+Vdsat_P4``，PMOS差分对管由PMOS管P2``和P3``组成，其中P2``的宽长比等于P1``的宽长比，NMOS差分对管由NMOS管N2``和N3``组成，其中N2``的宽长比等于N1``的宽长比，从而保证比较器电路可输出正的迟滞电压。

示例地，参见图9，随着电源电压VDD从0开始上升，比较器电路输出端COMP_OUT为低电平，控制N1关闭，N2栅极电压VSTART_UP逐渐升高，N3和P4中产生电流I_START_UP，经过电流镜N2/N3和电流镜P5/P6流入A点，从而保证PNP1导通，由于电流镜P1/P2的作用，电流流入第二晶体管PNP2，PNP2也导通，由于PNP2尺寸大于PNP1，导致VBE1>VBE2，即VA>VB，当VA-VB>比较器迟滞电压时，比较器电路可靠翻转，COMP_OUT从0变为1，打开N1，电流镜N2/N1中不产生电流，同时电流镜中也不产生电流，启动电流降低到0，保证带隙基准电路在上电过程，顺利脱离第一简并态和第二简并态，并可靠进入正常工作模式。

基于同一发明构思，本公开还提供一种芯片，该芯片包括上述带隙基准电路。

本公开通过启动电路为带隙基准核心电路提供启动电流，从而导通带隙基准核心电路中的第一晶体管和第二晶体管，带隙基准核心电路正常启动，启动电路自动断开，带隙基准核心电路正常工作，保证了带隙基准电路在运放输入端存在失调电压时，可顺利脱离第一简并态和第二简并态，正常工作。

以上结合附图详细描述了本公开的优选实施方式，但是，本公开并不限于上述实施方式中的具体细节，在本公开的技术构思范围内，可以对本公开的技术方案进行多种简单变型，这些简单变型均属于本公开的保护范围。

另外需要说明的是，在上述具体实施方式中所描述的各个具体技术特征，在不矛盾的情况下，可以通过任何合适的方式进行组合。为了避免不必要的重复，本公开对各种可能的组合方式不再另行说明。

此外，本公开的各种不同的实施方式之间也可以进行任意组合，只要其不违背本公开的思想，其同样应当视为本公开所公开的内容。

Claims (7)

1.一种带隙基准电路，其特征在于，所述电路包括：电源，带隙基准核心电路和启动电路，所述启动电路与所述带隙基准核心电路相连，所述电源分别与所述启动电路以及所述带隙基准核心电路相连；

所述启动电路用于为所述带隙基准核心电路提供启动电流，控制所述带隙基准核心电路中的第一晶体管和第二晶体管处于导通状态，并在所述带隙基准核心电路正常启动时自动断开；

所述启动电路包括第一电流镜电路和比较器电路，所述第一电流镜电路与所述比较器电路相连；

所述比较器电路用于控制所述第一电流镜电路的通断；

所述第一电流镜电路用于根据所述电源输出的电流生成第一镜像电流，并为所述带隙基准核心电路提供所述第一镜像电流，控制所述带隙基准核心电路中的第一晶体管和第二晶体管处于导通状态；

所述比较器电路包括：第二电流镜电路、差分电路以及电流源，所述电流源、所述第二电流镜电路以及所述差分电路依次相连；

所述第二电流镜电路用于根据所述电流源输出的电流生成第二镜像电流，并为所述差分电路提供所述第二镜像电流；

所述差分电路用于根据所述第二镜像电流生成迟滞电压，并根据所述迟滞电压为所述带隙基准核心电路提供迟滞电流；

所述差分电路包括PMOS差分对管、NMOS差分对管、第八PMOS管以及第五NMOS管；

所述PMOS差分对管的栅极与所述第五NMOS管的栅极相连，并作为所述比较器电路的正极输入，所述NMOS差分对管的栅极与所述第八PMOS管的栅极相连，并作为所述比较器电路的负极输入。

2.根据权利要求1所述的带隙基准电路，其特征在于，所述第一电流镜电路包括：第一电流镜、第一NMOS管、第二电流镜以及第四PMOS管；

其中，所述第一电流镜包括第二NMOS管和第三NMOS管，所述第一NMOS管的栅极与所述比较器电路输出端相连，所述第一NMOS管的漏极与所述第二NMOS管的漏极、所述第二NMOS管的栅极、所述第三NMOS管的栅极以及所述第四PMOS管的漏极相连，所述第一NMOS管的源极、所述第二NMOS管的源极以及所述第三NMOS管的源极接地；

所述第二电流镜包括第五PMOS管和第六PMOS管，所述第三NMOS管的漏极与所述第五PMOS管的栅极、所述第六PMOS管的栅极以及所述第六PMOS管的漏极相连，所述第五PMOS管的源极、所述第六PMOS管的源极以及所述第四PMOS管的源极与所述电源相连。

3.根据权利要求1所述的带隙基准电路，其特征在于，所述第一电流镜电路包括：第三电流镜、第四NMOS管、第七PMOS管以及反相器；

其中，所述第三电流镜包括第五PMOS管和第六PMOS管，所述第四NMOS管的漏极与所述第五PMOS管的栅极、所述第六PMOS管的栅极、所述第六PMOS管的漏极以及所述第七PMOS管的漏极相连，所述第五PMOS管的源极、所述第六PMOS管的源极、所述第七PMOS管的源极以及所述第四NMOS管的栅极与所述电源相连，所述第四NMOS管的源极接地，所述第七PMOS管的栅极与所述反相器的输出端相连；

所述反相器的输入端与所述比较器电路的输出端相连。

4.根据权利要求1所述的带隙基准电路，其特征在于，所述PMOS差分对管包括第九PMOS管和第十PMOS管，所述第九PMOS管的宽长比与所述第八PMOS管的宽长比一致；

所述NMOS差分对管包括第六NMOS管和第七NMOS管，所述第六NMOS管的宽长比与所述第五NMOS管的宽长比一致；

其中，所述第八PMOS管的栅极与所述第六NMOS管的栅极、所述第七NMOS管的栅极相连，并作为所述比较器电路的负极输入，所述第九PMOS管的栅极与所述第十PMOS管的栅极、所述第五NMOS管的栅极相连，并作为所述比较器电路的正极输入。

5.根据权利要求1或4所述的带隙基准电路，其特征在于，所述第二电流镜电路包括第四电流镜和第五电流镜；

所述第四电流镜用于根据所述电流源输出的电流生成中间镜像电流并输入给所述第五电流镜；

所述第五电流镜用于根据所述中间镜像电流以及所述第一镜像电流生成第二镜像电流，并为所述PMOS差分对管提供所述第二镜像电流。

6.根据权利要求1或4所述的带隙基准电路，其特征在于，所述第二电流镜电路包括第六电流镜和第七电流镜；

所述第六电流镜用于根据所述电流源输出的电流生成第三镜像电流，并为所述PMOS差分对管提供所述第三镜像电流；

所述第七电流镜用于根据所述第一镜像电流生成第四镜像电流，并为所述NMOS差分对管提供所述第四镜像电流；

所述第二镜像电流包括所述第三镜像电流与所述第四镜像电流。

7.一种芯片，其特征在于，包括权利要求1-6中任一项所述的带隙基准电路。