CN106249796A - 一种双环路控制高电源抑制比的带隙基准电路 - Google Patents

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Abstract

本发明属于模拟集成电路技术领域，涉及一种双环路控制高电源抑制比的带隙基准电路，包括包含带隙基准核心电路(Bandgap Core)、误差放大器(Error Amplifier)、电压预调整电路(Pre‑regulator)；技术上主要采用了将Widlar基准与Kuijk基准相结合的双环路控制策略，用于提高负载调整率和瞬态响应速度；此外，本发明还引入了电压预调整技术，有效实现了对传统带隙基准电路电源抑制比的提高。

Description

一种双环路控制高电源抑制比的带隙基准电路
技术领域
本发明属于模拟集成电路设计领域，涉及一种应用于带隙基准电路的双环路控制策略和电压预调整技术。
背景技术
在LDO和开关电源中，带隙基准作为电路的核心部分，为整个电路提供重要地参考，基准的微小变化将会引起整个系统的巨大偏差，因此的抗扰动能力成为带隙基准的一个重要指标。当基准处的负载受到扰动时，要求基准能迅速做出反应，并立即将基准电压的偏差纠正回来；
在SOC中如果电源瞬态响应较慢，会出现供电电源无法及时响应数字信号瞬变的情况，这就要求带隙基准的负载瞬态响应速度足够快，并且其过冲和上冲的幅度不能太大；
现有的带隙基准电路如图1所示，包括三极管Q1、Q2、Q3、电阻R1、R2、R3和NMOS管M1以及电流源I1。其中三极管Q1、Q2及电阻R1用于产生与温度成正比的电流IPTAT，Q3用于对D点的微小电压波动进行放大，最终的带隙基准电压在vref处产生；
该电路存在如下几个缺点：1、由于使用单管Q3作为负反馈环路调节，导致环路增益较小，对D点的箝位精度太低；2、由于是单个负反馈环路进行控制，因此瞬态响应速度较慢；3、此电路属于传统的Widlar带隙基准结构，天然具有电源抑制比较低的缺陷。
发明内容
本发明的目的是为了解决上述带隙基准电路存在的瞬态响应速度慢和电源抑制比较低问题，提出了一种具有双环路控制的带隙基准电路，同时引入电压预调整技术，有效解决了传统带隙基准电路电源抑制比较低的问题；
本发明的技术方案是：
一种双环路控制高电源抑制比的带隙基准如图2所示，其特征在于，包含带隙基准核心电路(Bandgap Core)、误差放大器(Error Amplifier)、电压预调整电路(Pre-regulator)。
所述带隙基准核心电路由三极管Q1、Q2，MOS管M5,电阻R1、R2、R3、R4、R5构成；所述误差放大器由三极管Q3、Q4，MOS管M1、M2、M3、M4，电容Cc构成；所述电压预调整电路由MOS管M6、M7、M8、M9构成。
其中带隙基准核心电路用于产生与温度成正比的电流；误差放大器用于对带隙基准核心电路的D、E两点的电压差值进行放大，并与带隙基准核心电路一起形成反馈环路；电压预调整电路用于对从电源输入进来供给带隙基准电路的电压vdd进行预稳压。
本发明的双环路控制策略Bandgap包含一个由Widlar基准结构形成的内环，和一个由Kuijk基准结构形成的外环。双环路结构用于改善带隙基准的瞬态响应速度。
Widlar内环部分由图2中的Bandgap Core和Q3、M1、M3构成。Q3、M1、M3、M5、R1、R3、Q2、R5构成Widlar内环的负反馈环路，当某一扰动引起R2、R3两路电流不相等时，其差值被送到Q3管的基极，经过Q3管的放大作用，将此误差转化成电压VEA，由于负反馈的作用，电路将调节两路电流的差值，使之达到相等。
Kuijk外环部分由图2中的Bandgap Core和error Amplifier两部分联合构成，误差放大器通过对D、E两点进行箝位，保证R2、R3两路电流相等。当D、E两点有电压差△V时，误差放大器对此差值进行放大，再通过反馈环路对此误差进行调节，由于环路增益中负反馈大于正反馈，因此可以将D、E两点的差值逐渐缩小，直至两者相等。
本发明的电压预调整结构可简化为图3所示，由MOS管M7、M8、M9三个管子构成负反馈环路，用于稳定vdd点的电压，使之不随输入电压vin的变化而变化。
本发明的有益结果：相比图1传统的带隙基准电路，显著改善了带隙基准的负载调整率；加快了负载瞬态响应的速度，提高了带隙基准电路的电源抑制比。
附图说明
图1为传统的带隙基准电路电路
图2为本发明的双环路控制高电源抑制比的带隙基准
图3为本发明中的电压预调整结构的简化图
具体实施方式
下面结合附图和实例对本发明进行详细描述。
一种双环路控制高电源抑制比的带隙基准电路如图2所示，包扩带隙基准核心电路(Bandgap Core)、误差放大器(Error Amplifier)、电压预调整电路(Pre-regulator)。
所述带隙基准核心电路包含由三极管Q1、Q2，MOS管M5,电阻R1、R2、R3、R4、R5。其中第一三极管Q1的发射极接地，其集电极接第二三极管Q2的基极，其基极通过第四电阻R4与自身的集电极相连；第二三极管Q2的发射极通过第五电阻R5连接到地，其基极接第一三极管Q1的集电极，其集电极接第三三极管Q3的基极；第五MOS管M5的栅极接第三MOS管M3的漏极，其源极接第六MOS管M6的漏极，其漏极接第一电阻R1，并作为整个带隙基准电路的输出vref。
所述误差放大器包含三极管Q3、Q4，MOS管M1、M2、M3、M4，电容Cc。其中第三三极管Q3的发射极接地，其基极接第二三极管Q2的集电极，其集电极接第一MOS管的源极；第四三极管Q4的发射极接地，其基极接第一三极管Q1的基极，其集电极接第二MOS管的源极。第一MOS管M1的源极接第三三极管Q3的集电极，其栅极与漏极相连并接到第三MOS管M3的源极；第二MOS管M2的源极接第四三极管Q4的集电极，其栅极接第一MOS管M1的栅极，其漏极接第四MOS管M4的漏极；第三MOS管M3的源极接第六MOS管M6的漏极，其栅极接第四MOS管M4的栅极；第四MOS管M4的栅极与漏极相连并接到第二MOS管M2的漏极；
所述电压预调整电路包含MOS管M6、M7、M8、M9。第六MOS管M6的源极接输入电源vin，其栅极接外部偏置电压vbp1；第七MOS管M7的源极接地，其栅极接第八MOS管M8的漏极，其漏极接第六MOS管M6的漏极；第八MOS管M8的源极接地，其栅极接外部偏置电压vbn1；第九MOS管M9的源极接第六MOS管M6的漏极，其栅极接第一MOS管M1的漏极，其漏极接第八MOS管M8的漏极。
在此以图2所示的实例为例来说明本发明电路的工作原理和工作过程。
首先说明本发明实现快速瞬态响应所用到的双环路控制策略：
本发明基于Widlar基准和Kuijk基准相结合的思想，通过在带隙基准电路中设置两个负反馈环路：一个Widlar内环和一个Kuijk外环，来实时监测带隙基准箝位点D、E的瞬时电压以及其压差，来达到快速瞬态响应的目的。
Widlar内由图2中的Bandgap Core和Q3、M1、M3构成。Q3、M1、M3、M5、R1、R3、Q2、R5构成Widlar内环的负反馈环路，当某一扰动引起R2、R3两路电流不相等时，其差值被送到Q3管的基极，经过Q3管的放大作用，将此误差转化成电压VEA，由于负反馈的作用，电路将调节两路电流的差值，使之达到相等。
Kuijk外环部分由图2中的Bandgap Core和error Amplifier两部分联合构成，误差放大器通过对D、E两点进行箝位，保证R2、R3两路电流相等。当D、E两点有电压差△V时，误差放大器对此差值进行放大，再通过反馈环路对此误差进行调节，由于环路增益中负反馈大于正反馈，因此可以将D、E两点的差值逐渐缩小，直至两者相等
其次说明本发明实现高电源抑制比所用到的电压预调整技术：
本发明的电压预调整结构可简化为图3所示，由MOS管M7、M8、M9三个管子构成负反馈环路，用于稳定vdd点的电压，使之不随输入电压vin的变化而变化；此负反馈环的环路增益越大，则对vdd点的稳压效果越好，其环路增益如下式所示：
LG＝gm9(ro8||ro9)gm7ro7
综上可看出，本发明的快速瞬态响应高电源抑制比的带隙基准电路，相比于传统的带隙基准电路，能有效加快瞬态响应速度，提高系统的电源抑制比。
本领域的普通技术人员将会意识到，这里所述的实施例是为了帮助读者理解本发明的原理，应被理解为发明的保护范围并不局限于这样的特别陈述和实施例。凡是根据上述描述做出各种可能的等同替换或改变，均被认为属于本发明的权利要求的保护范围。

Claims (2)

1.一种具有双环路控制的带隙基准电路，其特征在于，包含带隙基准核心电路(Bandgap Core)、误差放大器(Error Amplifier)、电压预调整电路(Pre-regulator)。
2.根据权利要求1的描述，其特征在于,所述双环路控制带隙基准电路包括第一三极管Q1、第二三极管Q2、第三三极管Q3、第四三极管Q4、第一MOS管M1、第二MOS管M2、第三MOS管M3、第四MOS管M4、第五MOS管M5、第六MOS管M6、第七MOS管M7、第八MOS管M8、第九MOS管M9、第一电阻R1、第二电阻R2、第三电阻R3、第四电阻R4、第五电阻R5、第一电容Cc；第一三极管Q1的发射极接地，其集电极接第二三极管Q2的基极，其基极通过第四电阻R4与自身的集电极相连；第二三极管Q2的发射极通过第五电阻R5连接到地，其基极接第一三极管Q1的集电极，其集电极接第三三极管Q3的基极；第三三极管Q3的发射极接地，其基极接第二三极管Q2的集电极，其集电极接第一MOS管的源极；第四三极管Q4的发射极接地，其基极接第一三极管Q1的基极，其集电极接第二MOS管的源极；第一MOS管M1的源极接第三三极管Q3的集电极，其栅极与漏极相连并接到第三MOS管M3的源极；第二MOS管M2的源极接第四三极管Q4的集电极，其栅极接第一MOS管M1的栅极，其漏极接第四MOS管M4的漏极；第三MOS管M3的源极接第六MOS管M6的漏极，其栅极接第四MOS管M4的栅极；第四MOS管M4的栅极与漏极相连并接到第二MOS管M2的漏极；第五MOS管M5的栅极接第三MOS管M3的漏极，其源极接第六MOS管M6的漏极，其漏极接第一电阻R1，并作为整个带隙基准电路的输出vref；第六MOS管M6的源极接输入电源vin，其栅极接外部偏置电压vbp1；第七MOS管M7的源极接地，其栅极接第八MOS管M8的漏极，其漏极接第六MOS管M6的漏极；第八MOS管M8的源极接地，其栅极接外部偏置电压vbn1；第九MOS管M9的源极接第六MOS管M6的漏极，其栅极接第一MOS管M1的漏极，其漏极接第八MOS管M8的漏极；第一电阻R1一端接第五MOS管M5的源极，另一端接第二电阻R2；第二电阻R2一端接电阻R1，另一端接第一三极管Q1的基极；第三电阻R3一端接第一电阻R1，另一端接第二三极管Q2的集电极；第四电阻R4一端接第一三极管Q1的基极，另一端接第一三极管Q1的集电极；第五电阻R5一端接地，另一端接第二三极管Q2的发射极；第一电容Cc一端接第三三极管Q3的基极，另一端接第五MOS管M5的栅极。
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