CN105955382B - 一种自偏置高电源抑制比基准电路 - Google Patents

Abstract

本发明属于电源管理技术领域，具体的说涉及一种自偏置高电源抑制比基准电路。本发明的带隙基准电路采用全自偏置结构，以带隙基准核为基础，为运放提供偏置，同时将自身偏置电流采样放大之后重新为自身供电偏置，在简化整体电路结构的同时，有效地通过自偏置与电流放大器的隔离效果，提升输出参考电压的PSRR性能。

Description

一种自偏置高电源抑制比基准电路

技术领域

本发明属于电源管理技术领域，具体的说涉及一种自偏置高电源抑制比基准电路。

背景技术

在模拟集成电路或混合信号设计领域，基准电压源是非常重要且常用的模块，应用在模拟与数字转换器、功率转换器、功率放大器等电路中，它的作用是为系统提供一个不随温度及供电电压变化的电压基准。

传统的基准电压源通常依靠带隙基准电路产生，如图1所示，其包括误差放大器A1，PMOS管M1、M2和M3构成的镜像电流源，电阻R1、R2以及PNP管T1、T2、T3。则根据双极型晶体管的电压电流特性得到基准输出电压V_REF

其中V_EBQ3是双极型晶体管T3的发射极与基极电压差；K是波尔兹曼常数，q是单位电荷的电量，T是温度。

传统带隙基准电路需要额外的偏置电路产生供以内部电路使用的偏置电流，同时为增强其电源抑制比通常还需要加入额外的增强电路，这将导致电路的复杂性增加以及额外的功耗引入，与可持续化设计相违背；另一方面，在传统带运放带隙基准产生电路中，运放单元的失调对电路整体的性能影响较大，限制了其高精度的应用。

发明内容

本发明的目的，是为了解决现有的带隙基准的需要额外加入偏置电路以及电源抑制比(Power Supply Rejection Ratio,PSRR)增强电路而导致的电路复杂化以及功耗增大的问题，提出了一种自偏置高电源抑制比基准电路。

本发明的技术方案为：一种自偏置高电源抑制比基准电路,包括启动电路、电流放大器、调整运放和带隙基准核；

所述启动电路包括第二NMOS管MN2、第三NMOS管MN3、第四NMOS管MN4、第五NMOS管MN5、第八NMOS管MN8、启动PMOS管和反相器INV；反相器INV的输入端接使能控制信号，其输出端接启动PMOS管的栅极；启动PMOS管的源极接电源；第八 NMOS管MN8的漏极接启动PMOS管的漏极，第八NMOS管MN8的栅极接基准电压；第三NMOS管MN3的漏极接第八NMOS管MN8的源极，第三NMOS管MN3的栅极和漏极互连，第三NMOS管MN3的源极接地；第二NMOS管MN2的漏极接启动PMOS管的漏极，第二NMOS管MN2的栅极和漏极互连；第四NMOS管MN4的漏极接第二NMOS管MN2的源极，第四NMOS管MN4的栅极和漏极互连，第四NMOS管MN4的源极接地；第五NMOS管MN5的栅极接第二NMOS管MN2的源极，第五NMOS管MN5的源极接地；

所述电流放大器包括第一PMOS管MP1、第二PMOS管MP2、第三PMOS管MP3、第四PMOS管MP4、第五PMOS管MP5、第六NMOS管MN6、第七NMOS管MN7和第九NMOS管MN9；其中，第一PMOS管MP1的源极接电源，其栅极接使能信号；第二PMOS管MP2的源极接电源，其栅极和漏极互连；第四PMOS管MP4的源极接第二PMOS管MP2的漏极，第四PMOS管MP4的栅极接第一PMOS管MP1的漏极，第四PMOS管MP4的栅极和漏极互连；第五NMOS管MN5的漏极接第四PMOS管MP4的漏极；第九NMOS管MN9的漏极接第四PMOS管MP4的漏极，第九NMOS管MN9的栅极接基准电压；第六NMOS管MN6的漏接接第九NMOS管MN9的源极，第六NMOS管MN6的源极接地；第七NMOS管MN7的栅极和漏极互连，其源极接地；第三PMOS管MP3的源极接电源，其栅极接第二PMOS管MP2的漏极；第五PMOS管MP5的源极接第三PMOS管MP3的漏极，第五PMOS管MP5的栅极接第一PMOS管MP1的漏极；

所述调制运放包括第六PMOS管MP6、第七PMOS管MP7、第八PMOS管MP8、第九PMOS管MX、第一三极管Q1、第二三极管Q2、第三三极管Q3和电容C1；所述第六PMOS管MP6的源极接第五PMOS管接第五PMOS管MP5的漏极，第六PMOS管MP6的栅极接第七PMOS管MP7的漏极，第六PMOS管MP6的漏极接第六NMOS管MN6的栅极和第七NMOS管MN7的栅极；第七PMOS管MP7的源极接第五PMOS管MP5的漏极，第七PMOS管MP7的栅极和漏极互连；第八PMOS管MP8的源极接接第五PMOS管MP5的漏极，第八PMOS管MP8的栅极接第七PMOS管MP7的漏极；第一三极管Q1的集电极接第七PMOS管MP7的漏极；第二三极管Q2的集电极接第八PMOS管MP8的漏极，第九PMOS管MX的源极接第五PMOS管MP5的漏极，第九PMOS管MX的栅极接第八PMOS管MP8的漏极，第九PMOS管MX的漏极接地；，第九PMOS管MX栅极与第八PMOS管MP8漏极的连接点通过电容C1后接地；第五三极管Q5的集电极和基极接第五PMOS管MP5的漏极；

所述带隙基准核包括第三三极管Q3、第四三极管Q4、第一电阻R1、第二电阻R2和可调电阻RTrimming；第一三极管Q1的发射极接第三三极管Q3的集电极，第二三极管Q2的 发射极接第三三极管Q3的集电极；第三三极管Q3的发射极接地；第五三极管Q5的发射极通过第二电阻R2后接第二三极管Q2的基极，第五三极管Q5的发射极依次通过第二电阻R2和第一电阻R1后接第一三极管Q1的基极；第五三极管Q5的发射极依次通过第二电阻R2、第一电阻R1和可调电阻RTrimming后接第四三极管Q4的集电极；第四三极管Q4的基极和集电极互连，第四三极管Q4的发射极接地；

第五PMOS管MP5漏极、第六PMOS管MP6源极、第七PMOS管MP7源极、第八PMOS管MP8源极、第九PMOS管MX源极、第五三极管Q5基极和集电极的连接点为基准电路的输出端，输出基准电压。

本发明的有益效果为，本发明的带隙基准电路采用全自偏置结构，以带隙基准核为基础，为运放提供偏置，同时将自身偏置电流采样放大之后重新为自身供电偏置，在简化整体电路结构的同时，有效地通过自偏置与电流放大器的隔离效果，提升输出参考电压的PSRR性能。

附图说明

图1传统带隙基准电路结构图；

图2本发明提出的自偏置带隙基准拓扑结构图；

图3本发明中的电路全图；

图4本发明中的电路的电源抑制比仿真结果图。

具体实施方式

下面结合附图，详细描述本发明的技术方案：

本发明提出的高精度自启动供电电路的系统拓扑结构图如图2所示，由4部分组成，启动电路(Start Up Branch)、电流放大器(Current Amplifier)、调整运放(Amplifier)以及带隙基准核(Bandgap Core)；启动支路在电路初始化阶段产生偏置电流通过电流放大器放大之后为整体核心电路提供偏置，使电路脱离零状态，同时在输出参考电压上升到一定值之后退出；电流放大器在启动阶段将启动支路的电流放大后供以核心电路启动作用，正常工作阶段将调整运放的单路电流采集并放大供以核心电路使用，实现自偏置；调整运放自身存在失调电压VOS，该失调电压为ΔVBE，并将该失调电压施加在电阻R1上产生PTAT电流；带隙基准核将该正温电压叠加在具有负温特性的VBE上，得到最后的参考电压输出VREF，另一方面带隙核心同时为调整运放提供偏置。

整个基准产生电路具有两个自偏置环，一者为带隙基准核为调整运放提供偏置的，同时调整运放输出调整输出电压；二者是调整运放的单路电流经过采集放大之后重新为整个电路偏置。本发明电路将运放与正温电压的产生相互复用，采用运放的非对称产生失调，巧妙将该失调设计为ΔVBE；在自偏置以及电流放大器的隔离效果，本发明电路的PSRR性能得到提升。下面结合具体电路进行详细分析该过程。

调整运放与带隙基准核是本设计的核心所在，如图3电路全图所示，调整运放(Amplifier)包括，PMOS管MP6、MP7、MP8、MX和三极管Q1、Q2、Q3以及电容C1；三极管Q1、Q2作为调整运放的输入管，基极接两个输入电压信息，发射极相连并与三极管Q3的集电极相连，Q3的发射极接地，基极接提供自偏置电流的Bandgap Core；Q1的集电极与MP7的栅端和漏端相连，Q2的集电极与MP8的漏端相连，同时MP7和MP8的栅端相连，MP7和MP8的源端接VCC，MP7、MP8形成基本电流镜连接关系；三极管Q2的集电极以及MP8的漏端与MX的栅端相连，并于电容C1的一端相连，C1的另一端接地，作于补偿使用，MX的漏端接地，源端作为调整运放的输出接VREF；MP6的栅极与MP7的栅极相连，源端接VCC，漏端作为调整运放单路电流采集的输出，输入到电流放大器。带隙基准核(Bandgap Core)包括，三极管Q3、Q4以及电阻R1、R2和可调电阻RTrimming；三极管Q4的基极和集电极短接，同时Q4的基极与调整运放中的Q3的基极相连，形成自偏置环，Q4的集电极和可调电阻RTrimming的一端相连，另一端连接电阻R1，R1的另一端与电阻R2相连；R1和可调电阻RTrimming之间的节点与调整运放的Q1的基极相连，作为正相输入端，R1和R2之间的节点与调整运放中Q2的基极相连，作为负向输入端；R2的另一端与三极管Q5的发射极相连，Q5的基极和集电极短接作为带隙基准核的基准电压输出VREF。

设置运放单元的输入对管Q1和Q2的并联数分别为N和1，其他结构均对称，则此时由于输入对管不匹配导致的失调电压为VOS，推导可得：

V_REF＝V_BE,Q2-V_BE,Q1＝V_Tln N

电阻R1跨接在调整运放的两个输入端之间，在平衡条件下，R1上的压降即为调整运放的失调电压，则有电阻R1上的产生的电流为PTAT电流，通过R2和可调电阻RTrimming的转换得到正温系数电压，叠加上Q5和Q4的基极发射极压降，得到一阶补偿的带隙基准电压：

通过合理的调节可调电阻RTrimming的阻值，可以得到温度特性较好的输出参考电压。

同时应用基极集电极短接的三极管Q4，将Q4的基极接出至调整运放的尾电流偏置Q3的基极，带隙基准核的电流被镜像至调整运放中，作为调整运放的尾电流偏置，实现了第一个自偏置环。

调整运放的工作过程如下，调整运放中存在正反馈和负反馈双环，正反馈环为由Q5、R2、R1、Q1、MP8以及MX构成；负反馈环由Q5、R2、Q2、MX构成。正负反馈环的增益推导如下：

Q1和Q2的跨导近似相等，则有负反馈环的增益大于正反馈环的增益，整个电路系统在输出参考电压偏离正常时能够通过环路调整稳定。

全电路中电流放大器(Current Amplifier)包括，PMOS管MP1、MP2、MP3、MP4、MP5和NMOS管MN6、MN7、MN9；电流放大器包含两个部分，一者是在启动阶段放大启动支路的电流，二者是在完全工作阶段，放大由调整运放中采集出的单路电流。MN7栅漏短接并接由调整运放采集出的单路电流，同时MN7的栅极和MN6的相连，MN6和MN7的源端接地，MN6、MN7形成基本电流镜关系；MN6的漏端连接MN9的源端，MN9的栅端接VREF，MN9的漏端接MP4的栅端和漏端，同时与启动支路的电流输出相连，即MN5的漏端；MP4的栅端与MP5的栅端相连，MP4源端接MP2的栅端和漏端，MP5的源端接MP3的漏端，同时MP2和MP3的栅端相连，MP2和MP3的源端接VCC，MP2、MP3、MP4、MP5形成基本共源共栅电流镜连接形式，MP5的漏端作为电流放大器的输出，接至VREF端，为调整运放以及带隙基准核供电；MP1作为使能管栅端接使能电平EN，源端接VCC，漏端接MP4和MP5的栅极。

启动阶段，电流放大器将启动支路的电流放大k2倍后，提供给核心电路部分，使其脱离零状态；正常工作过程中，电流放大部分采集调整运放中的单路电流经过K倍放大之后，重新供给核心电路偏置，实现了自偏置环路二，则有放大倍数K的设计应该满足两个条件：一 者是不应过大，过大的电流放大倍数意味着较大的自身功耗，这不是理想的；二者是不能过小，过小将导致放大之后电流不够核心部分偏置，电路工作不正常。如下的设计准则可以满足上述两个条件：

考虑核心电路部分所需的总偏置电流，若从调整运放中采集电流为单路偏置I，按照最低功耗设计，整个调整运放的总消耗电流至少为4I，加上带隙基准核的电流2I，核心电路部分电流至少为6I，电流放大器的放大倍数只需满足K≥6。

启动支路(Start Up Branch)包括，NMOS管MN2、MN3、MN4、MN5、MN8和PMOS管MP1_1及反相器INV；MP1_1作为启动管，栅极接反相器INV的输出，源端接供电电源VCC，漏端接MN2的栅端和漏端，同时接MN8的源端；MN2的源端接MN4的栅端和漏端，同时MN4的栅端和MN5的栅端相连，MN4和MN5的源端均接地电位，MN4、MN5形成基本电流镜连接关系，MN5的漏端作为启动支路的偏置电流输出，输出至电流放大器中；MN8的栅端接整体的输出VREF，保证VREF在建立到一定值之后启动退出，MN8的漏端接MN3的栅端和漏端，MN3的源端接地；反相器INV的输入端接使能控制信号EN，用以控制启动和关断。全电路中偏置电流单元包括，PMOS管MP5、MP6、MP7、MP8和NMOS管MN4、MN6以及电阻R5、R6以及三极管Q4；其中电阻R6一端接外部供电电源VDD，另一端接NMOS管MN5的栅极和漏极，同时MN5的栅极与MN4的栅极相连，MN5的源端通与三极管Q4的基极和集电极相连，Q4的发射极接地，电阻R5的两端分别接MN4的源端和地；MN4的漏极与PMOS管MP6的栅极和漏极相连，同时MP6的栅和MP5的栅极相连，MP6的源极和MP8的栅极漏极相连，同时MP8的栅极和MP7的栅极相连，MP7和MP8的源极接VDD，MP7的漏端和MP5的源端相连，MP5、MP6、MP7、MP8形成基本共源共栅电流镜连接形式，MP5作为偏置单元的输出，接至带隙运放的输出端OPOUT，即MN3的漏极。

电路初始化从使能信号EN跳高开始，倒比管MP1_1导通，产生偏置电流，经过放大之后为核心电路供电，此时参考电压开始上升，当到达一定值之后，启动支路退出，完全由自偏置环供电稳定工作，具体的退出点电压推导如下：

当输出参考电压升高到使得电路核心部分工作时，自偏置环加入，此时启动电路还未退出工作，则有V_REF≥2V_BE，输出参考电压继续升高则有MN8开启，启动支路电流通过MN8、MN3支路流走，启动支路退出工作，则有V_REF≥V_GS+V_TH≈1.7V；启动支路在电路正常工作之后并未完全关断，当由于异常原因使得输出电压降低时，可以快速加入使输出恢复。

图4为本发明电路的电源抑制能力的仿真情况，可以看出再不加入其他电源抑制增强电路的情况下，本发明电路的PSRR能达到77dB，在1MHz的情况下仍有47dB。

Claims (1)

1.一种自偏置高电源抑制比基准电路,包括启动电路、电流放大器、调整运放和带隙基准核；

所述启动电路包括第二NMOS管MN2、第三NMOS管MN3、第四NMOS管MN4、第五NMOS管MN5、第八NMOS管MN8、启动PMOS管和反相器INV；反相器INV的输入端接使能控制信号，其输出端接启动PMOS管的栅极；启动PMOS管的源极接电源；第八NMOS管MN8的漏极接启动PMOS管的漏极，第八NMOS管MN8的栅极接基准电压；第三NMOS管MN3的漏极接第八NMOS管MN8的源极，第三NMOS管MN3的栅极和漏极互连，第三NMOS管MN3的源极接地；第二NMOS管MN2的漏极接启动PMOS管的漏极，第二NMOS管MN2的栅极和漏极互连；第四NMOS管MN4的漏极接第二NMOS管MN2的源极，第四NMOS管MN4的栅极和漏极互连，第四NMOS管MN4的源极接地；第五NMOS管MN5的栅极接第二NMOS管MN2的源极，第五NMOS管MN5的源极接地；

所述电流放大器包括第一PMOS管MP1、第二PMOS管MP2、第三PMOS管MP3、第四PMOS管MP4、第五PMOS管MP5、第六NMOS管MN6、第七NMOS管MN7和第九NMOS管MN9；其中，第一PMOS管MP1的源极接电源，其栅极接使能信号；第二PMOS管MP2的源极接电源，其栅极和漏极互连；第四PMOS管MP4的源极接第二PMOS管MP2的漏极，第四PMOS管MP4的栅极接第一PMOS管MP1的漏极，第四PMOS管MP4的栅极和漏极互连；第五NMOS管MN5的漏极接第四PMOS管MP4的漏极；第九NMOS管MN9的漏极接第四PMOS管MP4的漏极，第九NMOS管MN9的栅极接基准电压；第六NMOS管MN6的漏接接第九NMOS管MN9的源极，第六NMOS管MN6的源极接地；第七NMOS管MN7的栅极和漏极互连，其源极接地；第三PMOS管MP3的源极接电源，其栅极接第二PMOS管MP2的漏极；第五PMOS管MP5的源极接第三PMOS管MP3的漏极，第五PMOS管MP5的栅极接第一PMOS管MP1的漏极；

所述调制运放包括第六PMOS管MP6、第七PMOS管MP7、第八PMOS管MP8、第九PMOS管MX、第一三极管Q1、第二三极管Q2、第三三极管Q3和电容C1；所述第六PMOS管MP6的源极接第五PMOS管MP5的漏极，第六PMOS管MP6的栅极接第七PMOS管MP7的漏极，第六PMOS管MP6的漏极接第六NMOS管MN6的栅极和第七NMOS管MN7的栅极；第七PMOS管MP7的源极接第五PMOS管MP5的漏极，第七PMOS管MP7的栅极和漏极互连；第八PMOS管MP8的源极接接第五PMOS管MP5的漏极，第八PMOS管MP8的栅极接第七PMOS管MP7的漏极；第一三极管Q1的集电极接第七PMOS管MP7的漏极；第二三极管Q2的集电极接第八PMOS管MP8的漏极，第九PMOS管MX的源极接第五PMOS管MP5的漏极，第九PMOS管MX的栅极接第八PMOS管MP8的漏极，第九PMOS管MX的漏极接地；第九PMOS管MX栅极与第八PMOS管MP8漏极的连接点通过电容C1后接地；第五三极管Q5的集电极和基极接第五PMOS管MP5的漏极；

所述带隙基准核包括第三三极管Q3、第四三极管Q4、第一电阻R1、第二电阻R2和可调电阻R_Trimming；第一三极管Q1的发射极接第三三极管Q3的集电极，第二三极管Q2的发射极接第三三极管Q3的集电极；第三三极管Q3的发射极接地；第五三极管Q5的发射极通过第二电阻R2后接第二三极管Q2的基极，第五三极管Q5的发射极依次通过第二电阻R2和第一电阻R1后接第一三极管Q1的基极；第五三极管Q5的发射极依次通过第二电阻R2、第一电阻R1和可调电阻R_Trimming后接第四三极管Q4的集电极；第四三极管Q4的基极和集电极互连，第四三极管Q4的发射极接地；

第五PMOS管MP5漏极、第六PMOS管MP6源极、第七PMOS管MP7源极、第八PMOS管MP8源极、第九PMOS管MX源极、第五三极管Q5基极和集电极的连接点为基准电路的输出端，输出基准电压。