KR100623343B1

KR100623343B1 - 레귤레이터

Info

Publication number: KR100623343B1
Application number: KR1020050052370A
Authority: KR
Inventors: 홍병일
Original assignee: 매그나칩 반도체 유한회사
Priority date: 2005-06-17
Filing date: 2005-06-17
Publication date: 2006-09-12
Also published as: JP4897365B2; US7417492B2; US20060284674A1; JP2006351021A

Abstract

본 발명은 반도체 회로 또는 일반 전기회로에 적용이 가능한 레귤레이터 회로에 관한 것으로, 특히 레귤레이팅의 기준이 되는 레퍼런스 전압없이 안정적인 전압을 출력할 수 있는 기술을 제안한다.

본 발명의 레귤레이터는, 입력 전압의 레벨을 디지털 값으로 검출한 디지털 전위 검출 신호를 생성하기 위한 디지털 전압 검출부; 입력 전압을 이득 제어 신호에 따른 증폭비로 증폭하여 출력하기 위한 가변 이득 증폭부; 및 상기 디지털 전위 검출 신호를 입력받아 상기 이득 제어 신호를 생성하기 위한 이득 제어부를 포함하는 것을 특징으로 한다.

본 발명에 따른 레귤레이터는 불안정 전원입력에서도 안정적인 출력전압을 얻는 것을 목적으로 하기 있기 때문에, 본 발명이 구현되는 반도체 소자내에 추가적인 레퍼런스 전압회로 및 소자를 사용하지 않아도 된다는 이점이 있다.

또한, 안정화된 레귤레이터 출력전압을 얻을 수 있으므로 내부 전원 사용시에도 안정적으로 시스템을 구동 시킬 수 있다는 효과도 있다.

레귤레이터, 디지털 레귤레이터, 기준 전압, 가변 이득 증폭

Description

레귤레이터{REGULATOR}

도 1a는 종래기술에 의한 레귤레이터의 일실시예를 도시한 회로도,

도 1b는 종래기술에 의한 레귤레이터의 다른 실시예를 도시한 회로도,

도 2는 본 발명에 의한 레귤레이터의 일실시예를 도시한 블록도,

도 3은 도 2의 카운터의 타이밍도,

도 4는 도 2의 전압 검출기의 실시예를 도시한 회로도,

도 5는 도 4의 전압 검출기의 동작 과정을 도시한 타이밍도,

도 6은 도 2의 SIPO 회로의 일실시예를 도시한 회로도,

도 7은 도 2의 이득 제어 회로 및 가변 이득 증폭기의 연결 상태를 도시한 회로도.

도 8은 도 2의 가변 이득 증폭부 실시예의 연결 상태를 도시한 회로도.

* 도면의 주요부분에 대한 부호의 설명

100 : 디지털 전압 검출부 200 : 이득 제어부

300 : 가변 이득 증폭부 120 : 카운터

140 : 전압 검출기 160 : SIPO 블록

162 : SIPO 회로 164 : M-M 컨버터

본 발명은 반도체 회로 또는 일반 전기회로에 적용이 가능한 레귤레이터 회로에 관한 것으로, 특히 레귤레이팅의 기준이 되는 외부 입력 전원이 불안정한 경우에도 보다 안정적인 전압을 출력할 수 있는 기술을 제안한다.

도 1a 및 도 1b는 종래기술에 따른 레귤레이터 회로를 도시하고 있다.

도 1a의 레귤레이터는 기본 회로로써 2개의 바이어스 저항(R1, R2)은 출력단자 전압(OUT)을 분압하게 된다. 연산증폭기(OP-AMP0)는 입력 기준 전압(VREF)과 출력전압(OUT)을 바이어스 저항들(R1, R2)로 분압된 전압을 입력하여 비교하고 그 결과를 출력한다.

도 1b의 레귤레이터는 외부의 입력 전압을 레귤레이팅하여 출력하는 회로로서, 도 1a의 기본 회로의 출력단에 피모스트랜지스터(PO1)가 추가되어 있으며, 그 소스에는 입력 전압(VIN)이 인가되고, 드레인에 제2 바이처스 저항(R4)이 접속되며 출력 라인(OUT)이 연결되어 있다. 상기 피모스트랜지스터(PO1)는 연산증폭기(OP-AMP1)의 출력신호에 따라 구동 여부가 결정된다.

도시한 구조의 종래기술의 레귤레이터의 동작을 간단히 설명하면, 기준전압 (VREF)과 출력전압(OUT)이 바이어스 저항(R3,R4)에 의하여 분배된 전압을 연산증폭기(OP-AMP)에서 비교하고, 비교결과 기준전압(VREF)이 분배전압보다 크면 연산증폭기의 출력은 “L”상태로 되어 피모스트랜지스터(PO1)를 턴온시켜 출력전압(OUT)을 증가시키게 된다. 반면, 피모스트랜지스터(PO1)의 턴온 기간이 길어지거나, 입력 전압(VIN)에 리플이 발생하여 출력 전압(OUT)이 증가되는 경우, 증가된 출력 전압(OUT)은 바이어스 저항(R3, R4)에 의해 분배되는 전압을 증가시켜 분배전압이 기준전압(VREF)보다 커지게 된다. 이에 따라 연산증폭기 출력은 “H”상태의 값을 출력하게 되어 피모스트랜지스터(PO1)를 턴오프 시키게 됨으로써 출력전압(OUT)을 바이어스 저항(R1, R2)을 통하여 디스차지(Discharge)시키게 된다. 이 과정을 피드백 됨으로써 입력 전압(VIN)을 레귤레이션한 출력 전압을 생성하는 것이다.

그런데, 상기와 같은 종래의 기술에서는 입력단의 전압 VREF과 관계되어 있으므로 불안정한 기준 전압(VREF) 입력에 대해서 출력 전압(OUT)은 비례적으로 출력되게 된다. 상기 문제점은 안정된 레귤레이터 전압을 사용하기 위해 안정된 전압을 인가시켜야만 한다는 모순점에 빠지게 한다.

본 발명은 상기 문제점을 해결하기 위하여 안출된 것으로서, 기준 전압의 도움없이 정확한 레귤레이션 동작을 보장하는 레귤레이터를 제공하는데 그 목적이 있다.

상기 목적을 달성하기 위한 본 발명의 레귤레이터는, 입력 전압의 레벨을 디지털 값으로 검출한 디지털 전위 검출 신호를 생성하기 위한 디지털 전압 검출 부; 입력 전압을 이득 제어 신호에 따른 증폭비로 증폭하여 출력하기 위한 가변 이득 증폭부; 및 상기 디지털 전위 검출 신호를 입력받아 상기 이득 제어 신호를 생성하기 위한 이득 제어부를 포함하는 것을 특징으로 한다.

이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하기로 한다. 이에 앞서, 본 명세서 및 청구범위에 사용된 용어나 단어는 통상적이거나 사전적인 의미로 한정해서 해석되어서는 아니되며, 발명자는 그 자신의 발명을 가장 최선의 방법으로 설명하기 위해 용어의 개념을 적절하게 정의할 수 있다는 원칙에 입각하여 본 발명의 기술적 사상에 부합하는 의미와 개념으로 해석되어야만 한다. 따라서, 본 명세서에 기재된 실시예와 도면에 도시된 구성은 본 발명의 가장 바람직한 일 실시예에 불과할 뿐이고 본 발명의 기술적 사상을 모두 대변하는 것은 아니므로, 본 출원시점에 있어서 이들을 대체할 수 있는 다양한 균등물과 변형예들이 있을 수 있음을 이해하여야 한다.

(실시예)

도 2에 도시한 바와 같은 본 실시예의 레귤레이터는, 입력 전압의 레벨을 디지털 값으로 검출한 디지털 전위 검출 신호를 생성하기 위한 디지털 전압 검출부(100); 입력 전압을 이득 제어 신호에 따른 증폭비로 증폭하여 출력하기 위한 가변 이득 증폭부(300); 및 상기 디지털 전위 검출 신호를 입력받아 상기 이득 제어 신호를 생성하기 위한 이득 제어부(200)를 포함한다.

도시한 디지털 전압 검출부(100)는 다시 소정의 동작 클럭을 카운트하는 카 운터(120); 입력 전압과 상기 카운터의 카운트 회수에 따라 증가되는 비교 전압을 비교하여 그 우열 여부를 논리값으로 출력하는 전압 검출기(140); 및 직렬 디지털 데이터인 상기 전압 검출기의 출력 논리값 스트림을 입력받아, 병렬 디지털 데이터인 디지털 전위 검출 신호를 출력하기 위한 SIPO 블록(160)으로 이루어진다.

도시한 SIPO 블록(160)은 다시 도 5에 도시한 전압 검출기(140)의 출력 신호(OUTPUT[M-1:0])와 같은 형태의 직렬 디지털 스트림을 하기 표 1의 Input에 나타낸 형태의 병렬 디지털 데이터로 변환하기 위한 SIPO 회로(162); 및 상기 표 1의 Input과 같은 데이터를 Output과 같은 데이터(SEL[M-1:0])로 변환하기 위한 M-M 컨버터(164)로 이루어진다.

도 3은 N-bit 카운터(10)의 타이밍도로서, 시스템 리셋 신호(RESET)에 따라 초기화 되고, 카운터 인에이블 신호(CEN)에 따라 구동되며, 카운트 클럭(CLK)에 의하여 카운팅되어 N-bit의 출력값(SEL[N-1:0])을 발생시킨다. 상기 N-bit출력값(SEL[N-1:0])은 전압 검출기(140)의 입력으로 사용되며, 전압 검출기(140) 내의 가변 저항(R5, R6)을 조절하는 역할을 한다.

도 4는 본 발명의 전압 검출기(140)의 일실시예를 도시한 것으로서, N1, N2, N3, N4, N5와 같이 다수개의 엔모스트랜지스터와 하나의 피모스트랜지스터(P1), 및 인버터(RINV1, RINV2, RINV3)와 가변 저항(R5, R6)으로 구성되는 것으로써, 가변 저항(R5, R6)의 저항값을 조정하기 위한 N-bit 제어신호 (SEL[N-1:0])에 의하여 입력전압(VIN)이 입력될 때, 가변 저항(R0, R1)을 가변 시킴으로써 해당 N-bit때에 대응하는 레벨을 가지는 출력값(OUT)을 생성하게 된다.

도 5는 상기 전압 검출기(140)의 동작을 설명하기 위한 파형도이다. 먼저 입력전압(VIN)은 전압-시간 축의 어느 한 구간에 존재하게 되므로, 각각의 구간(case1~caseN)에 대하여 카운터에 의하여 저항을 가변하면서 출력하면 검출기 출력전압(OUTPUT0 ~ OUTPUTN-1)은 각각 0th,1st,2nd,..,N-1th 와 같이 얻어지게 된다. 예를 들어, N-bit 카운터(120)가 8-bit 카운터인 경우, 입력전압이 Case4에 해당한다면, 00h~07h까지 카운팅된 값은 전압 검출기(140)의 가변 저항 제어에 따라 직렬 데이터 스트림 형태의 8bit 출력값(OUTPUT)은 “LLLHHHHH”(LSB~MSB)이 된다.

도 6은 M-bit 직렬 데이터 스트림 입력값을 병렬 디지털 데이터로 조합하여 출력하기 위한 SIPO(Serial input Parallel Output) 회로(162)의 구조도이다. M-bit의 시프트 레지스터로 구성하여 입력단(IN)으로 입력되는 시리얼 신호를 클럭(CLK)에 따라 하나씩 시프트시키고 최종적으로 M번 시프트되면 완전한 M-bit 병렬 디지털 데이터가 완성된다. 예를 들어, 8bit 직렬 스트림 데이터인 상기 “LLLHHHHH”로 읽은 값은 SIPO 회로(162)를 거치면서 “HHHHHLLL”(MSB~LSB)로 조립 완료된다.

본 실시예의 SIPO 블록(162)의 출력은 표 1과 같이 SEL[M-1:0]까지 M-bit의 값을 가지며, 어느 한 시점을 경계로 “H”와 “L”구간으로 나누어진다. M-M 컨버터(164)는 상기 경계만을 "H"로 표시한 OUT[M-1:0]까지 M-bit의 출력값으로 변환하여 출력한다.

도 7은 본 실시예의 이득 제어부(200)를 도시한 것이다. M-M 컨버터(164)의 M-bit 출력값을 이용하여 해당 전압에 대해서 각각 목표치와 오차를 알 수 있다. 이 오차를 보정하기 위하여 저항을 가변 시킬 수 있도록 이득 제어 회로(220)를 구성하고, 이 결과에 따라서 계산된 저항값으로 가변 저항(R11,R22)을 조절한다. 이득 제어 회로(220)의 조정 저항값 계산 과정은 후술하기로 한다.

도 8은 본 실시예의 가변 이득 증폭부(300)를 도시한다. 메인 연산증폭기(320)는 이득 제어부(200)에서 가변 저항(R11, R12)의 양단 노드를 연결한다. Rinout1+단과 Pinout1-단에는 제1 가변 저항(R11)의 양단을 연결하며, Rinout2+단과 Pinout2-단에는 제2 가변 저항(R12)의 양단을 연결한다. 후단의 연산증폭기(321)는 단일 이득 버퍼로 사용하기 위한 단일 이득 연산증폭기의 연결 구조를 가지며 노드(93)의 값을 보다 안정적으로 출력하도록 하기 위하여 사용한다. 이상적인 경우 출력 노드(OUT)는 단일 이득 연산증폭기(321)의 반전 입력노드(93)과 동일한 레벨을 가진다. 충분한 용량의 출력 노드(OUT) 전압이 요구되지 않는 경우라면 상기 단일 이득 연산증폭기(340)는 생략할 수도 있다.

상기 설명에서는 2개의 가변 저항(R11, R12)이 이득 제어부(200)에 포함되는 것으로 구분하였지만, 관점에 따라서는 상기 2개의 가변 저항(R11, R12)이 가변 이득 증폭부(300)에 포함된다고 구분할 수도 있다. 또한, 실제로 가변 이득을 조절하는데는 하기 설명과 같이 하나의 저항만을 변경하면 되므로, 상기 2개의 가변 저항(R11, R12) 중 어느 하나는 고정 저항으로 치환하여, 비용절감을 도모할 수도 있고, 상기 2개의 가변 저항(R11, R12)을 그대로 유지함으로써 이득 조절의 편의 및/또는 범위를 증대시킬 수도 있다.

이하, 도시한 실시예의 레귤레이터, 정확히 말해 이득 제어부의 제1/제2 가변 저항 조절에 따라 입력 전압을 레귤레이션 하는 과정을 살펴보겠다.

노드(93)의 전위값은 메인 연산증폭기의 증폭식에 따라 아래 식 1과 같이 표현된다.

또한, 노드(93)과 출력노드(OUT)는 단일이득 연산증폭기의 버퍼링 작용에 의해 같은 전위값을 가지게 되므로 출력노드(OUT)의 출력 전위값은 아래 식 2와 같다.

그러나, 만일 입력 전압(Vin)이 오차를 가지고 입력된다면, 출력전압 역시 다음 식 3과 같이 오차를 가지게 된다.

위 식에서 보면 출력 전압의 오차(V_{OUT_ERROR})는 입력 전압(V_{IN_Error})의 오차에 상기 메인 연산증폭기의 이득값 만큼이 곱해지게 되므로, 상기 이득값의 크기에 비례적으로 오차값도 커지게 된다. 본 발명에서는 상기 오차값을 보정하기 위하여 이득 조절용 가변저항을 제어하게 된다. 상기 가변저항의 제어에 관련된 수식을 아래에 설명한다.

입력 전압(Vin) 레벨값이 기준값과 비교하여 몇 %오차인가를 검출하고, 해당 오차만큼을 보정해 주는 방법에 대한 수식적인 설명의 편의를 위해, 입력전압의 오차가 목표치 대비 99%이라고 하고, 목표 이득값이 6이라고 가정한다.

이 경우에 제2 가변 저항(R2)은 고정시킨 상태에서, 제1 가변 저항(R1)을 변경하여 전압을 조절하고자 한다면, 다음 식 4의 관계에서,

목표 이득값이 6 이므로 R2/R1=5 이므로, 제1 가변 저항(R1)의 저항값을 다음 식 5의 R'로 조절함으로써, 입력 오차를 보정한다.

결국 -1%의 입력오차는 위와 같은 방법으로 보정되었다. 마찬가지 방법으로 +1%의 오차가 발생하였을 때는 입력목표값의 101%의 전원이 인가되었다고 할 때에도 아래와 같은 식 6에 의해 보정된다.

본 발명은 비록 한정된 실시예와 도면에 의해 설명되었으나, 본 발명은 이것 에 의해 한정되지 않으며 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에 의해 본 발명의 기술사상과 아래에 기재될 특허청구범위의 균등범위 내에서 다양한 수정 및 변형이 가능함은 물론이다.

본 발명에 따른 레귤레이터를 실시함에 의해, 레퍼런스(기준) 전압의 도움없이 정확한 레귤레이션 동작을 보장하는 효과가 있다.

따라서, 본 발명은 불안정 전원입력에서도 안정적인 출력전압을 얻는 것을 목적으로 하기 있기 때문에, 본 발명이 구현되는 반도체 소자내에 추가적인 레퍼런스 전압회로 및 소자를 사용하지 않아도 된다는 이점이 있다.

Claims

입력 전압의 레벨을 디지털 값으로 검출한 디지털 전위 검출 신호를 생성하기 위한 디지털 전압 검출부;

입력 전압을 이득 제어 신호에 따른 증폭비로 증폭하여 출력하기 위한 가변 이득 증폭부; 및

상기 디지털 전위 검출 신호를 입력받아 상기 이득 제어 신호를 생성하기 위한 이득 제어부

를 포함하는 레귤레이터.
제1항에 있어서, 상기 가변 이득 증폭부는,

반전 입력단자에 입력 전압이 인가되는 증폭 연산증폭기;

상기 제1 연산증폭기의 비반전 입력단자에 일단이 연결되고, 접지전압단에 타단이 연결되는 제1 가변 저항; 및

상기 제1 연산증폭기의 비반전 입력단자에 일단이 연결되고, 상기 제1 연산증폭기의 출력단자에 타단이 연결되는 제2 가변 저항

을 포함하는 레귤레이터.
제2항에 있어서, 상기 가변 이득 증폭부는,

상기 증폭 연산증폭기의 출력 신호를 버퍼링 하기 위한 단일이득 연산증폭기를 더 포함하는 레귤레이터.
제1항에 있어서, 상기 가변 이득 증폭부는,

반전 입력단자에 입력 전압이 인가되는 증폭 연산증폭기;

상기 제1 연산증폭기의 비반전 입력단자에 일단이 연결되고, 접지전압단에 타단이 연결되는 가변 저항; 및

상기 제1 연산증폭기의 비반전 입력단자에 일단이 연결되고, 상기 제1 연산증폭기의 출력단자에 타단이 연결되는 고정 저항

을 포함하는 레귤레이터.
제1항에 있어서, 상기 가변 이득 증폭부는,

반전 입력단자에 입력 전압이 인가되는 증폭 연산증폭기;

상기 제1 연산증폭기의 비반전 입력단자에 일단이 연결되고, 접지전압단에 타단이 연결되는 고정 저항; 및

상기 제1 연산증폭기의 비반전 입력단자에 일단이 연결되고, 상기 제1 연산증폭기의 출력단자에 타단이 연결되는 가변 저항

을 포함하는 레귤레이터.
제1항 내지 제5항 중 어느 한 항에 있어서, 상기 이득 제어부는,

디지털 전위 검출 신호값과 목표 레벨값을 비교하여, 상기 검출 신호값에 상기 가변 이득 증폭부의 이득값을 적용하여 목표 레벨값을 얻을 수 있도록 상기 이득값을 조절하는 디지털 연산부인 레귤레이터.
제1항 내지 제5항 중 어느 한 항에 있어서, 상기 디지털 전압 검출부는,

소정의 동작 클럭을 카운트하는 카운터;

입력 전압과 상기 카운터의 카운트 회수에 따라 증가되는 비교 전압을 비교하여 그 우열 여부를 논리값으로 출력하는 전압 검출기;

직렬 디지털 데이터인 상기 전압 검출기의 출력 논리값 스트림을 입력받아, 병렬 디지털 데이터인 디지털 전위 검출 신호를 출력하기 위한 SIPO 블록

을 포함하는 레귤레이터;