JP2000010641A - アナログ電圧発生回路 - Google Patents
アナログ電圧発生回路Info
- Publication number
- JP2000010641A JP2000010641A JP10171155A JP17115598A JP2000010641A JP 2000010641 A JP2000010641 A JP 2000010641A JP 10171155 A JP10171155 A JP 10171155A JP 17115598 A JP17115598 A JP 17115598A JP 2000010641 A JP2000010641 A JP 2000010641A
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- Japan
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- analog voltage
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- generating circuit
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- Control Of Voltage And Current In General (AREA)
Abstract
(57)【要約】
【課題】 システムに電源投入時のアナログ出力電圧
が、安定な初期電圧を得るアナログ電圧発生回路。 【解決手段】 アドレス信号によって所定のアナログ
電圧を出力するデジタル・アナログ変換手段と、デジ
タル・アナログ変換手段から出力されたアナログ電圧も
しくは定電圧発生手段からの定電圧とのいずれかに切り
換えるアナログ電圧切換手段と、アナログ電圧切換手
段からのアナログ電圧を増幅して出力するアナログ増幅
手段と、アナログ電圧切換手段を切換制御する制御手
段と、から構成されたアナログ電圧発生回路である。
が、安定な初期電圧を得るアナログ電圧発生回路。 【解決手段】 アドレス信号によって所定のアナログ
電圧を出力するデジタル・アナログ変換手段と、デジ
タル・アナログ変換手段から出力されたアナログ電圧も
しくは定電圧発生手段からの定電圧とのいずれかに切り
換えるアナログ電圧切換手段と、アナログ電圧切換手
段からのアナログ電圧を増幅して出力するアナログ増幅
手段と、アナログ電圧切換手段を切換制御する制御手
段と、から構成されたアナログ電圧発生回路である。
Description
【０００１】
【発明の属する技術分野】この発明は、電子機器システ
ムの電源投入時に過渡的な異常発生するアナログ電圧を
抑制し、電子部品、特にアナログＩＣの保護のために電
源投入時のアナログ電圧発生回路に接地電圧あるいは定
電圧の初期値設定を設けたアナログ電圧発生回路に関す
る。
ムの電源投入時に過渡的な異常発生するアナログ電圧を
抑制し、電子部品、特にアナログＩＣの保護のために電
源投入時のアナログ電圧発生回路に接地電圧あるいは定
電圧の初期値設定を設けたアナログ電圧発生回路に関す
る。
【０００２】
【従来の技術】電子機器のシステムは、多くのアナログ
回路やロジック回路から構成されている。このため、シ
ステムの電源投入時には、常に正常な電圧や電流が発生
するとは限らない。その内のロジック回路用の直流電源
には、従来から安定化電源を含めて、異常電圧が発生し
ない回路が既に多くあり、市販品で問題なく使用できる
し、公知技術も多いので容易に設計できる。しかしなが
ら、アナログ回路用のアナログ電圧発生源は使用する電
圧値が多岐にわたるために、各メーカはそれぞれ回路を
工夫して設計している。
回路やロジック回路から構成されている。このため、シ
ステムの電源投入時には、常に正常な電圧や電流が発生
するとは限らない。その内のロジック回路用の直流電源
には、従来から安定化電源を含めて、異常電圧が発生し
ない回路が既に多くあり、市販品で問題なく使用できる
し、公知技術も多いので容易に設計できる。しかしなが
ら、アナログ回路用のアナログ電圧発生源は使用する電
圧値が多岐にわたるために、各メーカはそれぞれ回路を
工夫して設計している。
【０００３】所定のアナログ電圧を得るために多くの電
子機器のシステムにはデジタル・アナログ変換手段（ D
igital to Analog Converter：以後、「Ｄ・Ａ変換手
段」という）を内蔵している。特に半導体試験装置にお
いては、ＤＵＴ（被試験デバイス）に所定のアナログ電
圧を供給するためにＤ・Ａ変換手段を多数内蔵してい
る。ところで、Ｄ・Ａ変換手段を用いたアナログ電圧発
生回路は電源投入時に必ずしも一定の電圧を発生すると
は限らない。不測の電圧電流や過剰な電圧電流を発生し
たりすることもある。その場合にはバッファ・アンプ、
つまりドライバ等のアナログＩＣの破損をきたすことも
ある。
子機器のシステムにはデジタル・アナログ変換手段（ D
igital to Analog Converter：以後、「Ｄ・Ａ変換手
段」という）を内蔵している。特に半導体試験装置にお
いては、ＤＵＴ（被試験デバイス）に所定のアナログ電
圧を供給するためにＤ・Ａ変換手段を多数内蔵してい
る。ところで、Ｄ・Ａ変換手段を用いたアナログ電圧発
生回路は電源投入時に必ずしも一定の電圧を発生すると
は限らない。不測の電圧電流や過剰な電圧電流を発生し
たりすることもある。その場合にはバッファ・アンプ、
つまりドライバ等のアナログＩＣの破損をきたすことも
ある。
【０００４】図３に従来例のアナログ電圧発生回路１の
構成図を示す。アナログ電圧発生回路１はＤ・Ａ変換手
段２とアナログ増幅手段３で構成されている。Ｄ・Ａ変
換手段２には正の基準電圧（以後、「Ｖref(+)」とい
う）と負の基準電圧（以後、「Ｖref(-)」という）とが
与えられ、この間の電圧値の幅で、アドレス発生手段４
からのアドレス信号によって所定のアナログ電圧を発生
する。アドレス信号は複数ビット、例えば８ビットのデ
ジタル信号である。また、いずれかの基準電圧は、接地
電圧としてもよい。アナログ増幅手段３は、例えば演算
増幅器９と帰還抵抗ｒ１及びｒ２で構成できる。図３の
回路構成での電圧増幅度Ｇは、Ｇ＝１＋（ｒ１／ｒ２）
である。このアナログ増幅手段３は、この回路に限る
ものでは無く、他の構成でもよい。例えば、電圧フォロ
アでもよい。アナログ増幅手段３の出力電圧は、バッフ
ァ・アンプ、例えばドライバのアナログＩＣ６を経て出
力される。
構成図を示す。アナログ電圧発生回路１はＤ・Ａ変換手
段２とアナログ増幅手段３で構成されている。Ｄ・Ａ変
換手段２には正の基準電圧（以後、「Ｖref(+)」とい
う）と負の基準電圧（以後、「Ｖref(-)」という）とが
与えられ、この間の電圧値の幅で、アドレス発生手段４
からのアドレス信号によって所定のアナログ電圧を発生
する。アドレス信号は複数ビット、例えば８ビットのデ
ジタル信号である。また、いずれかの基準電圧は、接地
電圧としてもよい。アナログ増幅手段３は、例えば演算
増幅器９と帰還抵抗ｒ１及びｒ２で構成できる。図３の
回路構成での電圧増幅度Ｇは、Ｇ＝１＋（ｒ１／ｒ２）
である。このアナログ増幅手段３は、この回路に限る
ものでは無く、他の構成でもよい。例えば、電圧フォロ
アでもよい。アナログ増幅手段３の出力電圧は、バッフ
ァ・アンプ、例えばドライバのアナログＩＣ６を経て出
力される。
【０００５】このＤ・Ａ変換手段２の理想的な出力電圧
は、図４に示すように、Ｖref(+)とＶref(-)の間を直線
で結ばれた電圧である。つまりアドレス信号がＭＳＢ
（MostSignificant Bit：最上位ビット）のときにＶref
(+)の電圧を、ＬＳＢ（ LeastSignificant Bit：最下位
ビット）のときにＶref(-)の電圧を発生し、その中間で
は直線で結ばれた電圧値を発生することが望ましい。し
かしながら、現実の回路では、図５に示すように、直線
ではない。
は、図４に示すように、Ｖref(+)とＶref(-)の間を直線
で結ばれた電圧である。つまりアドレス信号がＭＳＢ
（MostSignificant Bit：最上位ビット）のときにＶref
(+)の電圧を、ＬＳＢ（ LeastSignificant Bit：最下位
ビット）のときにＶref(-)の電圧を発生し、その中間で
は直線で結ばれた電圧値を発生することが望ましい。し
かしながら、現実の回路では、図５に示すように、直線
ではない。
【０００６】
【発明が解決しようとする課題】従来から電子機器のシ
ステムでは、電源投入時の異常なアナログ電圧発生を防
止するために、図３に示すように、電源投入時におい
て、Ｄ・Ａ変換手段２のリセット端子に、制御手段５か
らリセット信号を与えてアドレス初期値を零にしてい
る。しかしながら、Ｄ・Ａ変換手段２の出力電圧は、前
述したように理想的ではなく、図５に示すように、零の
アドレス初期値を与えても初期の出力電圧は０Ｖとはな
らずに、ずれることが多い。初期設定値で正しく初期電
圧を発生させるためには、Ｖref(+)やＶref(-)を補正す
る回路を設けたり、出力電圧にオフセット電圧を加える
等の回路を追加する必要がある。
ステムでは、電源投入時の異常なアナログ電圧発生を防
止するために、図３に示すように、電源投入時におい
て、Ｄ・Ａ変換手段２のリセット端子に、制御手段５か
らリセット信号を与えてアドレス初期値を零にしてい
る。しかしながら、Ｄ・Ａ変換手段２の出力電圧は、前
述したように理想的ではなく、図５に示すように、零の
アドレス初期値を与えても初期の出力電圧は０Ｖとはな
らずに、ずれることが多い。初期設定値で正しく初期電
圧を発生させるためには、Ｖref(+)やＶref(-)を補正す
る回路を設けたり、出力電圧にオフセット電圧を加える
等の回路を追加する必要がある。
【０００７】また、アドレス発生手段に以前のアドレス
値が残っているときには、リセット終了時に、不要なア
ナログ電圧が発生することがある。この発明は、簡単な
回路を追加するのみで、電子機器システムの電源投入時
のアナログ電圧発生回路の安定な初期電圧を得ることを
目的とする。
値が残っているときには、リセット終了時に、不要なア
ナログ電圧が発生することがある。この発明は、簡単な
回路を追加するのみで、電子機器システムの電源投入時
のアナログ電圧発生回路の安定な初期電圧を得ることを
目的とする。
【０００８】
【課題を解決するための手段】上記目的を達成するため
に、本発明はＤ・Ａ変換手段とアナログ増幅手段の間に
アナログ電圧切換手段を挿入する。アナログ電圧切換手
段の一方の入力端子には初期電圧側に、例えば接地電圧
や定電圧に接続し、他方の入力端子にはＤ・Ａ変換手段
の出力側に接続する。アナログ電圧切換手段の出力端子
はアナログ増幅手段の入力側に接続する。アナログ電圧
切換手段の切換制御は制御手段で行い、電源投入時には
初期電圧側に接続している。システムの駆動時にＤ・Ａ
変換手段側に切り換えるとよい。
に、本発明はＤ・Ａ変換手段とアナログ増幅手段の間に
アナログ電圧切換手段を挿入する。アナログ電圧切換手
段の一方の入力端子には初期電圧側に、例えば接地電圧
や定電圧に接続し、他方の入力端子にはＤ・Ａ変換手段
の出力側に接続する。アナログ電圧切換手段の出力端子
はアナログ増幅手段の入力側に接続する。アナログ電圧
切換手段の切換制御は制御手段で行い、電源投入時には
初期電圧側に接続している。システムの駆動時にＤ・Ａ
変換手段側に切り換えるとよい。
【０００９】アナログ電圧切換手段は抵抗が非常に小さ
いリード・リレーが望ましい。しかしながら、既知の抵
抗値で電圧降下値が確かであればＦＥＴ・スイッチでも
かまわない。その分、Ｄ・Ａ変換手段で補正すればよい
からである。発明の構成について述べる。
いリード・リレーが望ましい。しかしながら、既知の抵
抗値で電圧降下値が確かであればＦＥＴ・スイッチでも
かまわない。その分、Ｄ・Ａ変換手段で補正すればよい
からである。発明の構成について述べる。
【００１０】第１発明は次による。アドレス信号によ
って所定のアナログ電圧を出力するデジタル・アナログ
変換手段と、デジタル・アナログ変換手段から出力さ
れたアナログ電圧もしくは定電圧発生手段からの定電圧
とのいずれかに切り換えるアナログ電圧切換手段と、
アナログ電圧切換手段からのアナログ電圧を増幅して出
力するアナログ増幅手段と、アナログ電圧切換手段を
切換制御する制御手段と、から構成されたアナログ電圧
発生回路である。
って所定のアナログ電圧を出力するデジタル・アナログ
変換手段と、デジタル・アナログ変換手段から出力さ
れたアナログ電圧もしくは定電圧発生手段からの定電圧
とのいずれかに切り換えるアナログ電圧切換手段と、
アナログ電圧切換手段からのアナログ電圧を増幅して出
力するアナログ増幅手段と、アナログ電圧切換手段を
切換制御する制御手段と、から構成されたアナログ電圧
発生回路である。
【００１１】第２発明は、第１発明の定電圧として最も
有効な接地電圧を明記したものである。つまり、定電圧
発生手段からの定電圧を接地電圧としたアナログ電圧発
生回路である。
有効な接地電圧を明記したものである。つまり、定電圧
発生手段からの定電圧を接地電圧としたアナログ電圧発
生回路である。
【００１２】
【発明の実施の形態】発明の実施の形態を実施例に基づ
き図面を参照して説明する。図１に本発明の一実施例の
構成図を、図２に他の実施例の構成図を示す。図３と同
一部分には同一符号を付す。先ず、図１より説明する。
き図面を参照して説明する。図１に本発明の一実施例の
構成図を、図２に他の実施例の構成図を示す。図３と同
一部分には同一符号を付す。先ず、図１より説明する。
【００１３】図１の回路は、初期電圧を接地電圧、つま
り０Ｖとした場合の構成である。従来例の図３に比し
て、Ｄ・Ａ変換手段２とアナログ増幅手段３との間に、
アナログ電圧切換手段１１を挿入したアナログ電圧発生
回路１０である。アナログ電圧切換手段１１の一方の入
力端子は接地され、他方の入力端子はＤ・Ａ変換手
段２の出力側に接続されている。制御手段１２はアナロ
グ電圧切換手段１１の切換制御を行い、例えばアナログ
電圧発生回路１０を稼動させないとき、つまり電源投入
時等では側に接続して常に０Ｖを出力し、アナログ電
圧発生を稼動させるときのみ側に接続してアナログ電
圧を発生させ出力するようにしてもよい。他の動作は図
３と同様である。
り０Ｖとした場合の構成である。従来例の図３に比し
て、Ｄ・Ａ変換手段２とアナログ増幅手段３との間に、
アナログ電圧切換手段１１を挿入したアナログ電圧発生
回路１０である。アナログ電圧切換手段１１の一方の入
力端子は接地され、他方の入力端子はＤ・Ａ変換手
段２の出力側に接続されている。制御手段１２はアナロ
グ電圧切換手段１１の切換制御を行い、例えばアナログ
電圧発生回路１０を稼動させないとき、つまり電源投入
時等では側に接続して常に０Ｖを出力し、アナログ電
圧発生を稼動させるときのみ側に接続してアナログ電
圧を発生させ出力するようにしてもよい。他の動作は図
３と同様である。
【００１４】図２の回路は、初期電圧を定電圧とした場
合の構成である。図１の回路との相違点は、アナログ電
圧切換手段１１の一方の入力端子の接続を接地に替え
て、定電圧発生手段１３に接続した点である。利用目的
によっては０Ｖより一定の定電圧、例えば１Ｖを必要と
する場合もあり、その場合には任意の定電圧を選択でき
るので有効である。他の動作は図１と同様である。
合の構成である。図１の回路との相違点は、アナログ電
圧切換手段１１の一方の入力端子の接続を接地に替え
て、定電圧発生手段１３に接続した点である。利用目的
によっては０Ｖより一定の定電圧、例えば１Ｖを必要と
する場合もあり、その場合には任意の定電圧を選択でき
るので有効である。他の動作は図１と同様である。
【００１５】
【発明の効果】以上詳細に説明したように、この発明
は、電子機器システムの電源投入時に発生する従来のア
ナログ電圧発生回路１の不測のアナログ電圧発生を防止
して、電子部品、とりわけアナログＩＣ６の破損を防ぐ
ことができた。しかも、比較的簡単なアナログ電圧切換
手段１１を挿入して、初期電圧を安定した接地電圧にし
たり、任意の定電圧にすることができる新たなアナログ
電圧発生回路１０を実現した。
は、電子機器システムの電源投入時に発生する従来のア
ナログ電圧発生回路１の不測のアナログ電圧発生を防止
して、電子部品、とりわけアナログＩＣ６の破損を防ぐ
ことができた。しかも、比較的簡単なアナログ電圧切換
手段１１を挿入して、初期電圧を安定した接地電圧にし
たり、任意の定電圧にすることができる新たなアナログ
電圧発生回路１０を実現した。
【００１６】従来の構成では初期電圧において、どのよ
うなアナログ初期電圧が発生するのか不安であり、これ
を補正するにはＶref(+)やＶref(-)の補正をしたり、出
力電圧にオフセット電圧を追加したりしなければならな
かったが、この発明の構成では、安定して接地電圧ある
いは定電圧を発生し出力することができる。よって、実
用に供してその効果は大である。
うなアナログ初期電圧が発生するのか不安であり、これ
を補正するにはＶref(+)やＶref(-)の補正をしたり、出
力電圧にオフセット電圧を追加したりしなければならな
かったが、この発明の構成では、安定して接地電圧ある
いは定電圧を発生し出力することができる。よって、実
用に供してその効果は大である。
【図１】本発明の一実施例の構成図である。
【図２】本発明の他の実施例の構成図である。
【図３】従来例の構成図である。
【図４】Ｄ・Ａ変換手段の理想の出力電圧説明図であ
る。
る。
【図５】Ｄ・Ａ変換手段の現実の出力電圧説明図であ
る。
る。
１ アナログ電圧発生回路 ２ Ｄ・Ａ変換手段（デジタル・アナログ変換手段） ３ アナログ増幅手段 ４ アドレス発生手段 ５ 制御手段 ６ バッファ・アンプ ９ 演算増幅器（オペ・アンプ） １０ アナログ電圧発生回路 １１ アナログ電圧切換手段 １２ 制御手段 １３ 定電圧発生手段 Ｖref(+) 正の基準電圧 Ｖref(-) 負の基準電圧 ｒ１、ｒ２ 抵抗
Claims (2)
- 【請求項１】 アドレス信号によって所定のアナログ電
圧を出力するデジタル・アナログ変換手段（２）と、 該デジタル・アナログ変換手段（２）から出力されたア
ナログ電圧もしくは定電圧発生手段（１３）からの定電
圧とのいずれかに切り換えるアナログ電圧切換手段（１
１）と、 該アナログ電圧切換手段（１１）からのアナログ電圧を
増幅して出力するアナログ増幅手段（３）と、 該アナログ電圧切換手段（１１）を切換制御する制御手
段（１２）と、 を具備することを特徴とするアナログ電圧発生回路。 - 【請求項２】 定電圧発生手段（１３）からの定電圧は
接地電圧であることを特徴とする請求項１記載のアナロ
グ電圧発生回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10171155A JP2000010641A (ja) | 1998-06-18 | 1998-06-18 | アナログ電圧発生回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10171155A JP2000010641A (ja) | 1998-06-18 | 1998-06-18 | アナログ電圧発生回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2000010641A true JP2000010641A (ja) | 2000-01-14 |
Family
ID=15918020
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10171155A Withdrawn JP2000010641A (ja) | 1998-06-18 | 1998-06-18 | アナログ電圧発生回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2000010641A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006351021A (ja) * | 2005-06-17 | 2006-12-28 | Magnachip Semiconductor Ltd | レギュレータ |
| JP2015032209A (ja) * | 2013-08-05 | 2015-02-16 | 日置電機株式会社 | 定電流発生回路、定電流発生装置、および定電流発生方法、並びに、抵抗測定装置、および、抵抗測定方法 |
-
1998
- 1998-06-18 JP JP10171155A patent/JP2000010641A/ja not_active Withdrawn
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006351021A (ja) * | 2005-06-17 | 2006-12-28 | Magnachip Semiconductor Ltd | レギュレータ |
| JP2015032209A (ja) * | 2013-08-05 | 2015-02-16 | 日置電機株式会社 | 定電流発生回路、定電流発生装置、および定電流発生方法、並びに、抵抗測定装置、および、抵抗測定方法 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20050906 |