JP2004320196A - 利得可変増幅回路及びその利得制御方法 - Google Patents
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Abstract
【課題】複数の利得可変回路ＶＧＡの各利得を高速に制御する。
【解決手段】各利得制御回路ＧＣＴＬは、その前段に存在する他の利得制御回路から得た利得制御に関する情報と自身のレベル検出回路ＬＶのレベル検出結果とに基づいて、自らの設定すべき利得を決定する構成とすることにより、利得制御を全体として高速に収束させる。
【効果】受信準備期間の短い受信システムにおいても期間内に所望の利得制御を実現し、安定したデータ受信を行うことができる。
【選択図】図４
【解決手段】各利得制御回路ＧＣＴＬは、その前段に存在する他の利得制御回路から得た利得制御に関する情報と自身のレベル検出回路ＬＶのレベル検出結果とに基づいて、自らの設定すべき利得を決定する構成とすることにより、利得制御を全体として高速に収束させる。
【効果】受信準備期間の短い受信システムにおいても期間内に所望の利得制御を実現し、安定したデータ受信を行うことができる。
【選択図】図４
Description
【０００１】
【発明の属する技術分野】
本発明は、利得可変増幅回路及びその利得制御方法に係り、特に高周波用の利得可変低雑音増幅器と低周波用の利得可変増幅器が存在する無線受信機用の集積回路（以下、ＩＣと略す）に好適な、多段接続された低周波用の利得可変増幅器から成る利得可変増幅回路及びその利得制御方法に関する。
【０００２】
【従来の技術】
図１に、従来の低中間周波（Ｌｏｗ ＩＦ）アーキテクチャの無線受信機の一般的な構成を示す。アンテナ１より受信した高周波信号は、利得可変低雑音増幅器２により増幅された後、ミキサ４により局部発振回路（ＯＳＣ）３からの参照波と混合され、低周波信号に変換される。さらに、この低周波信号は、通常複数の低周波用利得可変増幅器５、７、９とフィルタ（Ｆ）６、８を通った後（所要レベルまで増幅するために、低周波用利得可変増幅器とフィルタの一組を１段として低周波信号をＳＴ１，……，ＳＴｎのｎ段の増幅器で構成される）、ＡＤ変換器（ＡＤ）１０によりデジタル信号に変換され、復調器（ＤＥＭ）１１により通信データが復調される。
【０００３】
また、利得可変低雑音増幅器２の代わりに、利得が固定の低雑音増幅器も広く利用されている。しかし、最近のＩＣの低電源電圧化にともない、低雑音増幅器の線形増幅領域が狭くなっているため、利得可変機能を持たせて、例えば、入力信号レベルが大きいときは利得を小さくして、その出力振幅範囲を抑制する方が有利となる。また、低周波用の各利得可変増幅器５、７、９は、ＡＤ変換器１０の入力レベルが所定値になるように、信号レベルを調整する。なお、図１には、利得可変低雑音増幅器２や利得可変増幅器５、７、９の利得を制御する回路は特に記載していない。
【０００４】
図２に、無線通信で実際に使用される典型的な信号波形を示す。利得可変低雑音増幅器２および利得可変増幅器５の入力波形は、共に図２に示すような波形であるが、前者の増幅器は通常数ＧＨｚ程度の高周波であるのに対して、後者の増幅器はミキサ４で低周波に変換された後の波形であるので、通常数ＭＨｚ程度である。
【０００５】
図２に示すように、データ期間Ｔ３の前に、波形立ち上がり期間Ｔ１とデータ受信の準備期間Ｔ２がある。利得可変低雑音増幅器２や利得可変増幅器５、７、９は、上記の波形立ち上がり期間Ｔ１と受信準備期間Ｔ２を利用して、最適な利得に制御され、データ期間Ｔ３中はそれを保持する必要がある。
【０００６】
しかし、一般に受信準備期間Ｔ２として規定されている時間は短く、例えば短距離データ通信の規格（ＩＥＥＥ８０２．１５．１）では４μｓしかない。したがって、これら各増幅器の利得を短期間で最適値に制御する方法が必要となる。
【０００７】
従来、図３に示すように、制御信号Ｃ１に応じて利得を可変する低雑音増幅器３１、入力ＲＦ（高周波）信号を局部発振信号３３と混合して中間周波信号に変換すると共に制御信号Ｃ２に応じて利得を可変して中間周波信号を出力するミキサ３２、制御信号Ｃ３に応じて利得を可変する低周波用の利得可変増幅器３４、利得可変増幅器３４の出力に応じて制御信号Ｃ１、Ｃ２、Ｃ３を生成する制御回路３５から構成される受信回路及び受信利得制御方法が知られている（例えば、特許文献１参照）。
【０００８】
この従来例は、低周波用の利得可変増幅器３４の出力レベルを検出し、その結果に基づいて制御回路３５が、低雑音増幅器３１、ミキサ３２、利得可変増幅器３４の各利得を最適値に制御している。
【０００９】
また、同様な構成は、フィリップスセミコンダクター社の無線ＬＡＮチップの受信回路にも見られる（非特許文献１参照）。
【００１０】
【特許文献１】
特開２００２−０１６４６２号公報
【非特許文献１】
ＩＳＳＣＣ２００１／ＳＥＳＳＩＯＮ１３／ＷＩＲＥＬＥＳＳ ＬＡＮ／１３．５， ＶＩＳＵＡＬＳ ＳＵＰＰＬＥＭＥＮＴ ｐ．１６４
【００１１】
【発明が解決しようとする課題】
しかし、前記特許文献１の場合は、利得可変増幅器３４の出力レベルを検出するだけであり、ミキサ３２の出力レベルは検出しない。したがって、例えば、制御回路３５が利得可変増幅器３４の出力の飽和を検出したとしても、ミキサ３２の出力の時点で既に飽和していたのかどうかの判断ができない。その結果として、制御回路３５は、低雑音増幅器３１やミキサ３２の利得を下げるべきかどうかの判断ができず、利得設定を試行錯誤で繰り返すので、利得制御が最終的に収束するまでに時間がかかってしまうと考えられる。非特許文献１の場合も同様である。
【００１２】
したがって、従来の利得可変増幅器の利得制御方法では、全体の利得が収束するまでに時間がかかるため、データ受信準備期間の短い通信システムでは利得制御が間に合わない可能性がある。
【００１３】
そこで、本発明の目的は、無線受信機用ＩＣに好適な複数の利得可変増幅器から成る利得可変増幅回路、及びその利得を高速に最適値に制御する利得制御方法を提供することにある。
【００１４】
【課題を解決するための手段】
開示される本発明のうち代表的なものの概要を簡単に説明すれば、次の通りである。すなわち、本発明に係る利得可変増幅回路は、複数の利得可変増幅器から構成され、初段の利得可変増幅器に対して初段の出力レベルを検出する出力レベル検出回路と、この出力レベル検出結果を入力とする第１の利得制御回路が設けられ、第２段以降の各利得可変増幅器に対しては、入力レベルを検出する入力レベル検出回路と、この入力レベル検出結果及び初段と前段の利得可変増幅器の利得制御情報とを入力とする第２の利得制御回路がそれぞれ設けられていることを特徴とする。
【００１５】
また、本発明に係る利得可変増幅回路の利得制御方法は、初段の利得可変増幅器は自身の出力レベルに基いて利得制御を行い、第２段以降の各利得可変増幅器は初段の利得制御情報および前段の利得制御情報と自身の入力レベル検出結果とから自身の利得可変増幅器の設定すべき利得を決定して自身の利得を制御することを特徴とする。このような利得制御を行うことにより、利得可変増幅回路全体の利得制御の収束時間を短縮できる。
【００１６】
【発明の実施の形態】
次に、本発明の好適な実施形態につき、添付図面を参照しながら以下詳細に説明する。
【００１７】
＜実施形態１＞
図４は、本発明の第１の実施形態を示すブロック回路図であり、図１の低中間周波アーキテクチャの受信回路におけるミキサ後段からＡＤ変換器前までの複数段の低周波用利得可変増幅器に相当する部分を示している。図４に示すように、本実施形態の利得可変増幅回路は、利得可変回路（ＶＧＡ）４１、４２、４３と、それらに接続されたレベル検出回路（ＬＶ）４４、４５、４６と、各レベル検出回路の出力結果に基いて、各利得可変回路４１、４２、４３の利得を制御する利得制御回路（ＧＣＴＬ）４７、４８、４９とから構成される。
【００１８】
ここで、利得可変回路４１〜４３は、単純な１段の利得可変増幅器であってもよいし、多段の利得可変増幅器やフィルタからなる複雑な構成を持っていてもよい。また、各レベル検出回路４４〜４６の入力は、各利得可変回路４１〜４３の入力部、出力部、あるいは内部のいずれのノードに接続されていてもよい。一つの利得可変回路が複数の利得可変増幅器を内部に含む場合は、そのレベル検出回路は、それに対応して複数のノードのレベルを検出し、また、利得制御回路はその結果に基いて複数の利得制御を上記利得可変回路に返すことができる。
なお、図４では利得可変回路が３段の場合の構成であるが、任意の段数をとってもよい。
【００１９】
本構成の著しい特徴は、図４に示すように、各利得制御回路は、その前段に存在する他の利得制御回路から得た利得制御情報に基いて自らの設定すべき利得を決定することにある。例えば、利得制御回路４８は、その前段に存在する利得制御回路４７から利得制御に関する情報を得る。また、利得制御回路４９は、その前段にある利得制御回路４７、４８から利得制御情報を得る。
【００２０】
図５乃至図７により、本発明の有効性について説明する。図５は、図４において利得可変回路が２段で、かつ各利得可変回路が単純な１段の利得可変増幅器で構成される場合である。図５に示すように、この２段の利得可変回路は、第１の利得可変増幅器５１、第２の利得可変増幅器５２、第１のレベル検出回路４４、第２のレベル検出回路４５、第１の利得制御回路４７、第２の利得制御回路４８から構成される。
各レベル検出回路４４、４５および各利得制御回路４７、４８は、所定の基準クロックに同期して動作すると仮定する。また、第１の利得可変増幅器５１は、第１のレベル検出回路４４の検出した結果が所定の閾値を越えるか否かにより、２通りの利得の内の一方を与えられるものとし、第２の利得可変増幅器５２の利得は、第２のレベル検出回路４５の結果に応じて比較的細かく制御できるものとする。
【００２１】
入力信号は図２に示すような立ち上がり波形をとるので、第２の利得可変増幅器５２の利得Ｇ２は、図６や図７に示されるように、次第に小さい値に制御されて行き、時刻ｔ０で一定値に達する。一方、第１の利得可変増幅器５１の利得Ｇ１は、最初は高い方の値に設定されているが、入力波形の立ち上がりに伴い第１のレベル検出回路４４の出力結果が所定の閾値を越えた時刻ｔ１に、第１の利得制御回路４７により低い値に制御される。
【００２２】
この時、第１の利得制御回路４７は、利得減少の情報を第２の利得制御回路４８に伝達し、第２の利得制御回路４８は、その情報と第２のレベル検出回路４５の結果に基づいて、第２の利得可変増幅器５２の利得Ｇ２を制御する。
【００２３】
例えば、第１の利得制御回路４７が第１の利得可変増幅器５１の利得Ｇ１を８ｄＢ下げた時は、第２の利得制御回路４８は、その情報に基いて第２の利得可変増幅器５２の利得Ｇ２を８ｄＢ増加させることにより、図７に示すように、時刻ｔ１で、すぐに利得制御を完結できる。
【００２４】
一方、第１の利得制御回路４７の利得制御情報を第２の利得制御回路４８に伝達しない従来の制御方法では、図６に示したように、時刻ｔ１には完結できず、１サイクル後の時刻ｔ２で利得制御が終了する。
【００２５】
なお、ここでは簡単のために２段の回路構成で説明したが、一般に、図４においてｎ段の利得可変回路および利得制御回路から構成される場合には、本実施形態のように前段に存在する利得制御回路の利得制御情報を後段の利得制御回路に伝えて、後段の利得を決定する制御方法では、時刻ｔ１で利得制御が収束するのに対して、従来の制御方法では時刻ｔ１の（ｎ−１）サイクル後に利得制御が収束することになるので、所定の受信準備期間内に利得制御を終了させることが困難となる。
【００２６】
ここで、レベル検出回路ＬＶと利得制御回路ＧＣＴＬの構成例の一例について説明する。図１５は、レベル検出回路の構成例である。レベル検出回路は、ピークホールド回路ＰＨと、基準電圧Ｖｒｅｆと接地間に複数の抵抗が直列接続された抵抗回路と、各抵抗接続ノードの電圧とピークホールド回路ＰＨの出力とを比較する複数の比較器ＣＭＰと、各比較器の出力をデジタル値のレベルコードＬＶＣとして出力するデコーダＤＥＣとから構成される。各抵抗値の比は、入力レベルがデシベルに変換されるような比に設定する。比較器の数は、レベルの必要な検出精度に応じて決めればよい。多ければ多いほど細かいレベルで検出できるが、トランジスタ数と消費電力が増えることを考慮する必要がある。
【００２７】
入力信号ＩＮは、ピークホールド回路ＰＨにおいて、そのピークレベル値が保持される。なお、図１６に示す回路例の場合、Ｖｒｅｆを基準として低電圧方向に信号レベル値が保持される。すなわち、保持電圧＝Ｖｒｅｆ−信号レベル値となる。保持電圧は、各比較回路において抵抗回路の各ノードの電圧と比較され、各比較回路はノードの電圧より大きければ“１”、小さければ“０”を出力し、その各出力から信号レベルのデシベル値に比例した数の“０”が連続して出力され、デコーダＤＥＣに入力される。例えば、図１５では“００”がデコーダに入力され、これがピーク値６ｄＢに相当する時とする。デコーダでは入力された“００”を予め設定された“０”の数とデシベル値の関係に基づいてデジタル値のレベルコード（ＬＶＣ）に変換して出力する。例えば、デコーダ出力を２進４ビットとすれば、ピーク値６ｄＢに相当するレベルコード“０１１０”を出力する。このレベル検出回路の抵抗回路部からデコーダまでの回路構成は、一般的に知られているフラッシュＡＤＣ（アナログ・デジタル変換器）の入力部と同じ構成であり、ＣＭＯＳデバイスを用いて構成できる。
【００２８】
図１６にピークホールド回路の概略構成を示し、ホールド容量Ｃを含む図中に点線で示した部分の詳細回路を図１７に示す。このピークホールド回路ＰＨは、リセット端子ＲＳＴが、ロー（Ｌｏｗ）の時にリセット（トラック）動作をし、ハイ（Ｈｉｇｈ）の時にホールド動作を行う。図１７に示したように、ピークホールド回路はＣＭＯＳデバイスを用いて構成できる。また、比較器ＣＭＰは＋端子に入力される電圧が、−端子よりも高い場合に、出力ＯＵＴがハイになるように動作する図１８に示したようなシンプルな２段構成の回路でよい。尚、図１７と図１８において、ＩｓはＭＯＳ電流源、ＶＤＤは高電位側電源電圧である。このように、レベル検出回路は全てＣＭＯＳデバイスで構成可能である。
【００２９】
図１９は、図４の利得制御回路（ＧＣＴＬ）の構成例である。ここでは利得可変回路（ＶＧＡ）４２を制御する利得制御回路４８を例にして説明する。利得制御回路は、利得演算回路部Ｇ＿ｃａｌｃ、利得補正回路部Ｇ＿ｃｏｍｐ、ラッチＬＡＴ、引算回路部ＳＢＴから構成される。
【００３０】
利得演算回路部Ｇ＿ｃａｌｃは、レベル検出回路４５からの４ビットのレベルコードＬＶＣを受け、目標レベルとの引算を行い、利得コードＧＣを出力する。すなわち、利得コードＧＣ［ｄＢ］＝目標レベル［ｄＢ］− ＬＶＣ［ｄＢ］の演算を行う。なお、ここで目標レベルとは、予め利得可変増幅回路を設計する時に、各利得可変回路に対して設定された各利得可変回路の目標出力レベルのことである。
【００３１】
利得補正回路部Ｇ＿ｃｏｍｐ は、利得コードＧＣと、前段の利得制御回路４７からの利得制御情報である前段利得増加分ＩＮＦ＿ΔＧ１との引算を行って利得補正を行い、最終利得コードＦＧＣを出力する。すなわち、最終利得コードＦＧＣ＝利得コードＧＣ［ｄＢ］− ＩＮＦ＿ΔＧ１［ｄＢ］の演算を行う。前段利得増加分ＩＮＦ＿ΔＧ１は、前段の利得可変回路の利得が今回の制御で何ｄＢ変化するかの情報に相当する。
【００３２】
最終利得コードＦＧＣは、図１９では利得可変回路（ＶＧＡ）４２と、ラッチＬＡＴと、引算回路部ＳＢＴへ入力されているが、まだラッチＬＡＴは前回の最終利得コードＦＧＣ（ｂｆ）を記憶しており、この時点では、最終利得コードＦＧＣはまだラッチされない。
【００３３】
利得可変回路４２の利得は、利得制御回路４８の出力である最終利得コードＦＧＣの利得値となるように制御される。また、引算回路部ＳＢＴへ入力された最終利得コードＦＧＣは、ラッチに保存されていた前回の利得コードＦＧＣ（ｂｆ）と引算され、今回の利得変化分の利得制御情報ＩＮＦ＿ΔＧ２［ｄＢ］として後段の利得制御回路４９へ伝えられる。この時点で、ラッチは今回の最終利得コードＦＧＣを取り込み記憶する。なお、このようなラッチの取り込みタイミングの制御は、図示しないがタイミング生成回路からのクロック信号を用いて行えばよい。
【００３４】
＜実施形態２＞
図８に、本発明の第２の実施形態を示す。本実施形態は、図に示すように、ミキサ８２の出力レベルを第１のレベル検出回路（ＬＶ）４４で検出し、第１の利得制御回路（ＧＣＴＬ）４７は、その結果に基いて利得可変低雑音増幅器８１の利得を制御する。一方、第２のレベル検出回路４５は、利得可変回路（ＶＧＡ）８４の入力部、出力部、あるいは内部の一つまたは複数のノードの信号レベルを検出し、第２の利得制御回路４８は、そのレベル結果と第１の利得制御回路４７から得られる利得制御情報に基づいて利得可変回路８４の利得を制御する。
【００３５】
＜実施形態３＞
図９に本発明の第３の実施形態を示す。本実施形態は、図８に示した実施形態とは、利得可変回路８４部分の構成がより具体的な構成で示されている点が相違する。すなわち、図９に示すように、利得可変回路は、利得可変増幅器９１、９３、フィルタ９２により構成される。また、各利得可変増幅器９１、９３の入力部にはレベル検出回路９４、９５が接続されており、各利得可変増幅器９１、９３の入力部の信号レベルを検出できるようになっている。
【００３６】
第２の利得制御回路４８は、レベル検出回路９４、９５の結果と第１の利得制御回路４７から得た利得制御に関する情報に基づいて、利得可変増幅器９１、９３の利得を制御する。なお、本実施形態では利得可変増幅器２段、フィルタ１段の構成であるが、これらの段数や配置構成に限るものではなく、必要に応じて変更してもよいことは言うまでもない。
【００３７】
また、図１０に示すように、図９に示したレベル検出回路４４を、レベル検出回路９４に兼ねさせてもよい。
【００３８】
＜実施形態４＞
図１１に、本発明の第４の実施形態を示す。本実施形態は、図９、図１０に示した構成とは異なり、第２のレベル検出回路４５は低周波部の出力側に接続され、そのレベル検出結果に基いて、第２の利得制御回路４８は各利得可変増幅器１１２、１１３の利得を制御する。
【００３９】
このような構成とすることにより、利得可変増幅器１１２、１１３の前段のフィルタ１１１で妨害波が十分に抑圧されるので、実施形態３と比べて利得可変増幅器１１２、１１３に高い線形性を要求されないという利点がある。
【００４０】
＜実施形態５＞
図１２に本発明の第５の実施形態を示す。本実施形態は、各利得制御に関する情報を次段の利得制御回路に反映させて全体の利得収束時間を短縮すると共に、フィルタによる信号の減衰量を推定して、多段接続された各利得可変増幅器に入力される希望波と妨害波の合計が、入力ダイナミックレンジと等しくなるように制御可能にするものである。
【００４１】
本実施形態の構成は、利得可変増幅器１２１、１２３、１２５と、フィルタ（Ｆ）１２２、１２４、１２６と、これらの各利得可変増幅器の入力部に接続されたレベル検出回路（ＬＶ）１２７、１２８、１２９と、これらの各レベル検出回路の出力に接続されたフィルタ減衰量推定回路（ＰＲＥ−ＬＶＦ）１２１１と、利得制御回路（ＧＣＴＬ）１２１０とから構成される。
【００４２】
フィルタ減衰量推定回路１２１１は、各フィルタによる信号レベルの減衰量を推定するために用いられる。一般に、入力信号中には、未知の量および未知の周波数の妨害波が含まれるため、各フィルタによる信号の減衰量は事前に予測できない。これに対して本実施形態におけるフィルタ減衰量推定回路１２１１は、例えばレベル検出回路１２７と１２８のレベル検出結果から、フィルタ１２２による実際の信号の減衰量を、後述するように推定できるので、その推定結果とレベル検出回路１２７の検出結果に基づいて利得可変回路１２１の利得を決定することができる。
【００４３】
例えば、入力信号中に希望波しか含まれていない場合は、フィルタ１２２による信号レベルの減衰は無く、また、フィルタ減衰量推定回路１２１１は、レベル検出回路１２７、１２８の検出結果からそのことを実際に推定できるので、利得制御回路１２１０は、利得可変増幅器１２１の出力レベルが次段の利得可変増幅器１２３の入力ダイナミックレンジを越えないように、その利得を制御する。
【００４４】
逆に、入力信号中に多くの妨害波が含まれる場合、例えばフィルタ１２２により信号レベルが１０ｄＢ減衰したとすると、フィルタ減衰量推定回路１２１１は実際にその減衰量を検出結果から推定することができるので、利得制御回路１２１０は、利得可変増幅器１２１の出力が次段の利得可変増幅器１２３の入力ダイナミックレンジより１０ｄＢ大きいレベルを越えないように、その利得を制御する。ただし、その結果として利得可変増幅器１２１の出力が飽和してしまう場合は、飽和を避けるために利得を抑制する。
【００４５】
図２０を用いて、フィルタ減衰量推定回路について説明する。フィルタ減衰量推定回路１２１１は、２つのフィルタ減衰量演算部１，２から構成され、フィルタ減衰量演算部１（Ｆ＿ＡＴＴ＿ｃａｌｃ１）は、レベル検出回路１２７のレベルコード出力ＬＶＣ１２７と、レベル検出回路１２８のレベルコード出力ＬＶＣ１２８と、利得可変増幅器１２１の前回の最終利得コードＦＧＣ１２１（ｂｆ）からフィルタ１２２の減衰量Ｆ＿ＡＴＴ１２２を推定する。フィルタ減衰量演算部２（Ｆ＿ＡＴＴ＿ｃａｌｃ２）はレベル検出回路１２８のレベルコード出力ＬＶＣ１２８と、レベル検出回路１２９のレベルコード出力ＬＶＣ１２９と、利得可変増幅器１２３の前回の最終利得コードＦＧＣ１２３（ｂｆ）からフィルタ１２４の減衰量Ｆ＿ＡＴＴ１２４を推定する。
【００４６】
すなわち、フィルタ減衰量演算部１では、フィルタ減衰量Ｆ＿ＡＴＴ１２２［ｄＢ］＝ＬＶＣ１２７［ｄＢ］＋ ＦＧＣ１２１（ｂｆ）［ｄＢ］− ＬＶＣ１２８［ｄＢ］の演算を行う。また、フィルタ減衰量演算部２では、フィルタ減衰量Ｆ＿ＡＴＴ１２４［ｄＢ］＝ ＬＶＣ１２８［ｄＢ］＋ ＦＧＣ１２３（ｂｆ）［ｄＢ］− ＬＶＣ１２９［ｄＢ］の演算を行う。なお、利得可変回路とフィルタの段数がＮ段の場合には、Ｎ−１個のフィルタ減衰量演算部を設けて同様の演算を行えばよい。
【００４７】
なお、図１２では利得制御回路１２１０からフィルタ減衰量推定回路１２１１への利得可変増幅器の前回の最終利得コードの出力線を全て書くと煩雑になるため、ＦＧＣ（ｂｆ）として纏めて１本で表示してある。図１３，１４でも同様である。
【００４８】
次に図２１に、図１２における利得制御回路１２１０の概略構成を示す。ここでは、代表して利得可変回路１２１の利得を制御する最終利得コードについて説明し、利得可変回路１２３、１２５については、同様に行えばよいので図および説明を省略する。図２１に示すように、利得制御回路１２１０は利得演算回路部Ｇ＿ｃａｌｃと利得補正回路部Ｇ＿ｃｏｍｐから構成される。
【００４９】
利得演算回路部Ｇ＿ｃａｌｃでは、レベル検出回路１２７の出力ＬＶＣ１２７と利得可変回路１２１の目標レベル（すなわち、目標出力レベル）とから利得コードＧＣ１２７を求める。すなわち、利得コードＧＣ１２７［ｄＢ］＝目標レベル− ＬＶＣ１２７［ｄＢ］の演算を行う。
【００５０】
利得補正回路Ｇ＿ｃｏｍｐは、利得コードＧＣ１２７に対しフィルタ減衰量推定回路で求めたフィルタ１２２のフィルタ減衰量Ｆ＿ＡＴＴ１２２により補正して利得可変回路１２１の最終利得コードＦＧＣ１２１を求める。すなわち、最終利得コードＦＧＣ１２１［ｄＢ］＝利得コードＧＣ１２７［ｄＢ］＋ Ｆ＿ＡＴＴ１２２［ｄＢ］の演算を行う。
【００５１】
また、実施形態１の図１９で示した利得制御回路のように、前段の利得制御情報ＩＮＦ＿ΔＧ１に基く補正を追加してもよい。
【００５２】
なお、本実施形態の構成を用いない従来構成の場合は、フィルタ１２２による信号レベルの減衰量を知ることができないので、妨害波の有無にかかわらず、利得可変増幅器１２１の出力レベルが次段の利得可変増幅器１２３の入力ダイナミックレンジを越えないようにその利得を制御することになる。仮に、より多くの利得を持たせようとすると、信号内に妨害波が含まれない場合はフィルタ１２２による信号レベルの減衰が無いので、次段の利得可変増幅器１２３の入力が飽和してしまうからである。
【００５３】
しかし、このような従来の制御方法では、信号中に妨害波が多く含まれる時は、妨害波の存在によって利得可変増幅器１２１の利得が抑制されてしまうので、フィルタ１２２を通過してくる希望波のレベルは小さくなり、雑音の影響を受けやすくなる。
【００５４】
本実施形態は、この問題を上記したように解消している。なお、以上ではフィルタ１２２の減衰量に関して特に説明したが、フィルタ１２４の減衰量に関しても同様に検出することができる
また、図１２では利得可変増幅器３段、フィルタ３段の構成であるが、これらの段数は任意でよいことは言うまでもない。
【００５５】
本実施形態によれば、図４の実施形態と同様に各利得制御に関する情報を次段の利得制御回路に反映させて全体の利得収束時間が短縮でき、さらに、フィルタによる信号の減衰量を推定して、多段接続された各利得可変増幅器に入力される希望波と妨害波の合計が、入力ダイナミックレンジと等しくなるように制御することができる。
【００５６】
＜実施形態６＞
図１３に本発明の第６の実施形態を示す。本実施形態は、前述した図１２の実施形態と同様な回路構成をとるが、フィルタ減衰量推定回路１２１１の代わりに妨害波減衰量推定回路（ＰＲＥ−ＬＶＤ）１３１と妨害波減衰量記憶回路（ＭＤ）とを有し、両回路１３１、１３２が待機モード期間時に動作する点が相違する。
【００５７】
通常の受信システムの場合、待機モード期間内に入力される信号は妨害波のみであるから、この期間を利用して妨害波減衰量推定回路１３１は、図１２の実施形態と同様に各レベル検出回路のレベル検出結果を用いて妨害波の減衰量を推定する。
【００５８】
この妨害波減衰量推定回路１３１の構成は、図２０で示したフィルタ減衰量推定回路（ＰＲＥ−ＬＶＦ）１２１１と同じであり、出力が妨害波のフィルタ減衰量となるだけであるので構成図は省略する。妨害波減衰量記憶回路（ＭＤ）１３２は、その推定結果を受信モード期間中保持する。妨害波減衰量記憶回路（ＭＤ）１３２の構成を図２２に示す。普通のＣＭＯＳクロックドラッチＬＡＴでよい。フィルタ１２２，１２４による妨害波の減衰量Ｆ＿ＡＴＴ１２２、Ｆ＿ＡＴＴ１２４を待機モード終了直前にラッチに書き込み、受信時に保持したフィルタ減衰量ＡＴＴ１２２、ＡＴＴ１２４が利得制御回路１２１０へ伝送され、図２１と同様の処理が行われる。なお、図２２の信号ＣＬＫは、図面には未記載のタイミング生成回路から供給され、例えば待機モード終了直前に立ち上がりパルスを出力し、ラッチへの書き込みを行う。なお、本実施形態は、受信モード期間中の妨害波レベルが希望波レベルに比べて十分大きい時に有効である。
【００５９】
これにより、図１２の実施形態と同様に、利得可変増幅器の利得制御に関する情報を次段の利得制御回路に反映させて全体の利得収束時間が短縮でき、さらに、妨害波減衰量記憶回路１３２の妨害波レベルから入力信号の妨害波と希望波レベルを予測して、多段接続された各利得可変増幅器に入力される希望波と妨害波の合計が、入力ダイナミックレンジと等しくなるように制御することができる。なお、妨害波減衰量推定回路１３１および妨害波減衰量記憶回路１３２は、待機モードであるか受信モードであるか判断するための信号を、通常ベースバンド処理部から受けることができる。
【００６０】
＜実施形態７＞
図１４に本発明の第７の実施形態を示す。本実施形態は、図８の構成における利得可変回路８４として、図１２に示した回路構成を採用した場合の例である。
【００６１】
このような構成とすることにより、高速の利得制御ができ、かつ、妨害波存在時にも従来よりも雑音の影響を受けにくい利得制御を実現できる。
【００６２】
なお、実施形態１〜７で述べた回路は、例えば０．１８μｍ、２Ｖ耐圧のＣＭＯＳ低電圧プロセスを用いて実現することができる。
【００６３】
また、実施形態１〜７における各種のタイミング制御は、図には未記載のタイミング生成回路からの各クロック信号を用いて行うことができる。
【００６４】
以上、本発明の好適な実施形態について説明したが、本発明は上記実施形態に限定されるものではなく、本発明の精神を逸脱しない範囲内において、種々の設計変更をなし得ることは勿論である。
【００６５】
【発明の効果】
前述した実施形態から明らかなように、本発明によれば、利得可変回路およびその利得制御回路が多段に接続された構成において、従来よりも短期間で全体の利得制御を収束させることができる。
【００６６】
また、利得可変低雑音増幅器および利得可変低周波回路を含む受信回路において、従来よりも短期間で全体の利得制御を収束させ、安定したデータ受信を提供することができる。
【００６７】
さらに、入力信号に含まれる妨害波が大きい時に、従来よりも雑音の影響を受けにくい利得制御を行うことができる。
【図面の簡単な説明】
【図１】従来の一般的な無線受信機の回路構成例を示すブロック図。
【図２】無線通信で使用される典型的な入力信号波形図。
【図３】従来の利得制御回路の構成例を示すブロック回路図。
【図４】本発明の第１の実施形態を示すブロック回路図。
【図５】図４において利得可変回路が２段で、かつ各利得可変回路が単純な１段の利得可変増幅器で構成される場合のブロック回路図。
【図６】図５の回路で従来の利得制御を用いた場合の利得制御の収束状態を示す図。
【図７】図５の回路で本発明の利得制御を用いた場合の利得制御の収束状態を示す図。
【図８】本発明の第２の実施形態を示すブロック回路図。
【図９】本発明の第３の実施形態を示すブロック回路図。
【図１０】図９に示した構成例の変形例を示すブロック回路図。
【図１１】本発明の第４の実施形態を示すブロック回路図。
【図１２】本発明の第５の実施形態を示すブロック回路図。
【図１３】本発明の第６の実施形態を示すブロック回路図。
【図１４】本発明の第７の実施形態を示すブロック回路図。
【図１５】レベル検出回路の構成例を示す図。
【図１６】ピークホールド回路の概略構成を示す図。
【図１７】図１６中に点線で示した部分の詳細回路を示す図。
【図１８】比較器の構成例を示す図。
【図１９】図４の利得制御回路（ＧＣＴＬ）の構成例を示す図。
【図２０】フィルタ減衰量推定回路の構成例を示す図。
【図２１】図１２における利得制御回路の概略構成を示す図。
【図２２】妨害波減衰量記憶回路の構成例を示す図。
【符号の説明】
１…アンテナ、２…利得可変低雑音増幅器、３…局部発振回路（ＯＳＣ）、４…ミキサ、５，７，９…利得可変増幅器、６，８…フィルタ（Ｆ）、１０…ＡＤ変換器（ＡＤ）、１１…復調器（ＤＥＭ）、３１…低雑音増幅器、３２…ミキサ、３３…局部発振信号、３４…利得可変増幅器、３５…制御回路、４１〜４３…利得可変回路（ＶＧＡ）、４４〜４６…レベル検出回路（ＬＶ）、４７〜４９…利得制御回路（ＧＣＴＬ）、５１，５２…利得可変増幅器、８１…利得可変低雑音増幅器、８２…ミキサ、８３…局部発振回路、８４…利得可変回路、９１，９３…利得可変増幅器、９２…フィルタ、９４，９５…レベル検出回路、１１１…フィルタ、１１２，１１３…利得可変増幅器、１１４…ＡＤ変換器、１２１，１２３，１２５…利得可変増幅器、１２２，１２４，１２６…フィルタ、１２７〜１２９…レベル検出回路、１２１０…利得制御回路、１２１１…フィルタ減衰量推定回路（ＰＲＥ−ＬＶＦ）、１３１…妨害波減衰量推定回路（ＰＲＥ−ＬＶＤ）、１３２…妨害波減衰量記憶回路（ＭＤ）、Ｇ１，Ｇ２…利得、Ｃ…ホールド容量、ＣＭＰ…比較器、ＤＥＣ…デコーダ、ＧＣ…利得コード、ＦＧＣ…最終利得コード、Ｇ＿ｃａｌｃ…利得演算回路部、Ｇ＿ｃｏｍｐ…利得補正回路、ＬＶＣ…レベルコード、Ｉｓ…ＭＯＳ電流源、ＩＮＦ＿ΔＧ１…前段の利得制御情報、ＩＮＦ＿ΔＧ２…利得制御情報、Ｆ＿ＡＴＴ＿ｃａｌｃ１，Ｆ＿ＡＴＴ＿ｃａｌｃ２…フィルタ減衰量演算部、ＰＨ…ピークホールド回路、ＳＢＴ…引算回路部。
【発明の属する技術分野】
本発明は、利得可変増幅回路及びその利得制御方法に係り、特に高周波用の利得可変低雑音増幅器と低周波用の利得可変増幅器が存在する無線受信機用の集積回路（以下、ＩＣと略す）に好適な、多段接続された低周波用の利得可変増幅器から成る利得可変増幅回路及びその利得制御方法に関する。
【０００２】
【従来の技術】
図１に、従来の低中間周波（Ｌｏｗ ＩＦ）アーキテクチャの無線受信機の一般的な構成を示す。アンテナ１より受信した高周波信号は、利得可変低雑音増幅器２により増幅された後、ミキサ４により局部発振回路（ＯＳＣ）３からの参照波と混合され、低周波信号に変換される。さらに、この低周波信号は、通常複数の低周波用利得可変増幅器５、７、９とフィルタ（Ｆ）６、８を通った後（所要レベルまで増幅するために、低周波用利得可変増幅器とフィルタの一組を１段として低周波信号をＳＴ１，……，ＳＴｎのｎ段の増幅器で構成される）、ＡＤ変換器（ＡＤ）１０によりデジタル信号に変換され、復調器（ＤＥＭ）１１により通信データが復調される。
【０００３】
また、利得可変低雑音増幅器２の代わりに、利得が固定の低雑音増幅器も広く利用されている。しかし、最近のＩＣの低電源電圧化にともない、低雑音増幅器の線形増幅領域が狭くなっているため、利得可変機能を持たせて、例えば、入力信号レベルが大きいときは利得を小さくして、その出力振幅範囲を抑制する方が有利となる。また、低周波用の各利得可変増幅器５、７、９は、ＡＤ変換器１０の入力レベルが所定値になるように、信号レベルを調整する。なお、図１には、利得可変低雑音増幅器２や利得可変増幅器５、７、９の利得を制御する回路は特に記載していない。
【０００４】
図２に、無線通信で実際に使用される典型的な信号波形を示す。利得可変低雑音増幅器２および利得可変増幅器５の入力波形は、共に図２に示すような波形であるが、前者の増幅器は通常数ＧＨｚ程度の高周波であるのに対して、後者の増幅器はミキサ４で低周波に変換された後の波形であるので、通常数ＭＨｚ程度である。
【０００５】
図２に示すように、データ期間Ｔ３の前に、波形立ち上がり期間Ｔ１とデータ受信の準備期間Ｔ２がある。利得可変低雑音増幅器２や利得可変増幅器５、７、９は、上記の波形立ち上がり期間Ｔ１と受信準備期間Ｔ２を利用して、最適な利得に制御され、データ期間Ｔ３中はそれを保持する必要がある。
【０００６】
しかし、一般に受信準備期間Ｔ２として規定されている時間は短く、例えば短距離データ通信の規格（ＩＥＥＥ８０２．１５．１）では４μｓしかない。したがって、これら各増幅器の利得を短期間で最適値に制御する方法が必要となる。
【０００７】
従来、図３に示すように、制御信号Ｃ１に応じて利得を可変する低雑音増幅器３１、入力ＲＦ（高周波）信号を局部発振信号３３と混合して中間周波信号に変換すると共に制御信号Ｃ２に応じて利得を可変して中間周波信号を出力するミキサ３２、制御信号Ｃ３に応じて利得を可変する低周波用の利得可変増幅器３４、利得可変増幅器３４の出力に応じて制御信号Ｃ１、Ｃ２、Ｃ３を生成する制御回路３５から構成される受信回路及び受信利得制御方法が知られている（例えば、特許文献１参照）。
【０００８】
この従来例は、低周波用の利得可変増幅器３４の出力レベルを検出し、その結果に基づいて制御回路３５が、低雑音増幅器３１、ミキサ３２、利得可変増幅器３４の各利得を最適値に制御している。
【０００９】
また、同様な構成は、フィリップスセミコンダクター社の無線ＬＡＮチップの受信回路にも見られる（非特許文献１参照）。
【００１０】
【特許文献１】
特開２００２−０１６４６２号公報
【非特許文献１】
ＩＳＳＣＣ２００１／ＳＥＳＳＩＯＮ１３／ＷＩＲＥＬＥＳＳ ＬＡＮ／１３．５， ＶＩＳＵＡＬＳ ＳＵＰＰＬＥＭＥＮＴ ｐ．１６４
【００１１】
【発明が解決しようとする課題】
しかし、前記特許文献１の場合は、利得可変増幅器３４の出力レベルを検出するだけであり、ミキサ３２の出力レベルは検出しない。したがって、例えば、制御回路３５が利得可変増幅器３４の出力の飽和を検出したとしても、ミキサ３２の出力の時点で既に飽和していたのかどうかの判断ができない。その結果として、制御回路３５は、低雑音増幅器３１やミキサ３２の利得を下げるべきかどうかの判断ができず、利得設定を試行錯誤で繰り返すので、利得制御が最終的に収束するまでに時間がかかってしまうと考えられる。非特許文献１の場合も同様である。
【００１２】
したがって、従来の利得可変増幅器の利得制御方法では、全体の利得が収束するまでに時間がかかるため、データ受信準備期間の短い通信システムでは利得制御が間に合わない可能性がある。
【００１３】
そこで、本発明の目的は、無線受信機用ＩＣに好適な複数の利得可変増幅器から成る利得可変増幅回路、及びその利得を高速に最適値に制御する利得制御方法を提供することにある。
【００１４】
【課題を解決するための手段】
開示される本発明のうち代表的なものの概要を簡単に説明すれば、次の通りである。すなわち、本発明に係る利得可変増幅回路は、複数の利得可変増幅器から構成され、初段の利得可変増幅器に対して初段の出力レベルを検出する出力レベル検出回路と、この出力レベル検出結果を入力とする第１の利得制御回路が設けられ、第２段以降の各利得可変増幅器に対しては、入力レベルを検出する入力レベル検出回路と、この入力レベル検出結果及び初段と前段の利得可変増幅器の利得制御情報とを入力とする第２の利得制御回路がそれぞれ設けられていることを特徴とする。
【００１５】
また、本発明に係る利得可変増幅回路の利得制御方法は、初段の利得可変増幅器は自身の出力レベルに基いて利得制御を行い、第２段以降の各利得可変増幅器は初段の利得制御情報および前段の利得制御情報と自身の入力レベル検出結果とから自身の利得可変増幅器の設定すべき利得を決定して自身の利得を制御することを特徴とする。このような利得制御を行うことにより、利得可変増幅回路全体の利得制御の収束時間を短縮できる。
【００１６】
【発明の実施の形態】
次に、本発明の好適な実施形態につき、添付図面を参照しながら以下詳細に説明する。
【００１７】
＜実施形態１＞
図４は、本発明の第１の実施形態を示すブロック回路図であり、図１の低中間周波アーキテクチャの受信回路におけるミキサ後段からＡＤ変換器前までの複数段の低周波用利得可変増幅器に相当する部分を示している。図４に示すように、本実施形態の利得可変増幅回路は、利得可変回路（ＶＧＡ）４１、４２、４３と、それらに接続されたレベル検出回路（ＬＶ）４４、４５、４６と、各レベル検出回路の出力結果に基いて、各利得可変回路４１、４２、４３の利得を制御する利得制御回路（ＧＣＴＬ）４７、４８、４９とから構成される。
【００１８】
ここで、利得可変回路４１〜４３は、単純な１段の利得可変増幅器であってもよいし、多段の利得可変増幅器やフィルタからなる複雑な構成を持っていてもよい。また、各レベル検出回路４４〜４６の入力は、各利得可変回路４１〜４３の入力部、出力部、あるいは内部のいずれのノードに接続されていてもよい。一つの利得可変回路が複数の利得可変増幅器を内部に含む場合は、そのレベル検出回路は、それに対応して複数のノードのレベルを検出し、また、利得制御回路はその結果に基いて複数の利得制御を上記利得可変回路に返すことができる。
なお、図４では利得可変回路が３段の場合の構成であるが、任意の段数をとってもよい。
【００１９】
本構成の著しい特徴は、図４に示すように、各利得制御回路は、その前段に存在する他の利得制御回路から得た利得制御情報に基いて自らの設定すべき利得を決定することにある。例えば、利得制御回路４８は、その前段に存在する利得制御回路４７から利得制御に関する情報を得る。また、利得制御回路４９は、その前段にある利得制御回路４７、４８から利得制御情報を得る。
【００２０】
図５乃至図７により、本発明の有効性について説明する。図５は、図４において利得可変回路が２段で、かつ各利得可変回路が単純な１段の利得可変増幅器で構成される場合である。図５に示すように、この２段の利得可変回路は、第１の利得可変増幅器５１、第２の利得可変増幅器５２、第１のレベル検出回路４４、第２のレベル検出回路４５、第１の利得制御回路４７、第２の利得制御回路４８から構成される。
各レベル検出回路４４、４５および各利得制御回路４７、４８は、所定の基準クロックに同期して動作すると仮定する。また、第１の利得可変増幅器５１は、第１のレベル検出回路４４の検出した結果が所定の閾値を越えるか否かにより、２通りの利得の内の一方を与えられるものとし、第２の利得可変増幅器５２の利得は、第２のレベル検出回路４５の結果に応じて比較的細かく制御できるものとする。
【００２１】
入力信号は図２に示すような立ち上がり波形をとるので、第２の利得可変増幅器５２の利得Ｇ２は、図６や図７に示されるように、次第に小さい値に制御されて行き、時刻ｔ０で一定値に達する。一方、第１の利得可変増幅器５１の利得Ｇ１は、最初は高い方の値に設定されているが、入力波形の立ち上がりに伴い第１のレベル検出回路４４の出力結果が所定の閾値を越えた時刻ｔ１に、第１の利得制御回路４７により低い値に制御される。
【００２２】
この時、第１の利得制御回路４７は、利得減少の情報を第２の利得制御回路４８に伝達し、第２の利得制御回路４８は、その情報と第２のレベル検出回路４５の結果に基づいて、第２の利得可変増幅器５２の利得Ｇ２を制御する。
【００２３】
例えば、第１の利得制御回路４７が第１の利得可変増幅器５１の利得Ｇ１を８ｄＢ下げた時は、第２の利得制御回路４８は、その情報に基いて第２の利得可変増幅器５２の利得Ｇ２を８ｄＢ増加させることにより、図７に示すように、時刻ｔ１で、すぐに利得制御を完結できる。
【００２４】
一方、第１の利得制御回路４７の利得制御情報を第２の利得制御回路４８に伝達しない従来の制御方法では、図６に示したように、時刻ｔ１には完結できず、１サイクル後の時刻ｔ２で利得制御が終了する。
【００２５】
なお、ここでは簡単のために２段の回路構成で説明したが、一般に、図４においてｎ段の利得可変回路および利得制御回路から構成される場合には、本実施形態のように前段に存在する利得制御回路の利得制御情報を後段の利得制御回路に伝えて、後段の利得を決定する制御方法では、時刻ｔ１で利得制御が収束するのに対して、従来の制御方法では時刻ｔ１の（ｎ−１）サイクル後に利得制御が収束することになるので、所定の受信準備期間内に利得制御を終了させることが困難となる。
【００２６】
ここで、レベル検出回路ＬＶと利得制御回路ＧＣＴＬの構成例の一例について説明する。図１５は、レベル検出回路の構成例である。レベル検出回路は、ピークホールド回路ＰＨと、基準電圧Ｖｒｅｆと接地間に複数の抵抗が直列接続された抵抗回路と、各抵抗接続ノードの電圧とピークホールド回路ＰＨの出力とを比較する複数の比較器ＣＭＰと、各比較器の出力をデジタル値のレベルコードＬＶＣとして出力するデコーダＤＥＣとから構成される。各抵抗値の比は、入力レベルがデシベルに変換されるような比に設定する。比較器の数は、レベルの必要な検出精度に応じて決めればよい。多ければ多いほど細かいレベルで検出できるが、トランジスタ数と消費電力が増えることを考慮する必要がある。
【００２７】
入力信号ＩＮは、ピークホールド回路ＰＨにおいて、そのピークレベル値が保持される。なお、図１６に示す回路例の場合、Ｖｒｅｆを基準として低電圧方向に信号レベル値が保持される。すなわち、保持電圧＝Ｖｒｅｆ−信号レベル値となる。保持電圧は、各比較回路において抵抗回路の各ノードの電圧と比較され、各比較回路はノードの電圧より大きければ“１”、小さければ“０”を出力し、その各出力から信号レベルのデシベル値に比例した数の“０”が連続して出力され、デコーダＤＥＣに入力される。例えば、図１５では“００”がデコーダに入力され、これがピーク値６ｄＢに相当する時とする。デコーダでは入力された“００”を予め設定された“０”の数とデシベル値の関係に基づいてデジタル値のレベルコード（ＬＶＣ）に変換して出力する。例えば、デコーダ出力を２進４ビットとすれば、ピーク値６ｄＢに相当するレベルコード“０１１０”を出力する。このレベル検出回路の抵抗回路部からデコーダまでの回路構成は、一般的に知られているフラッシュＡＤＣ（アナログ・デジタル変換器）の入力部と同じ構成であり、ＣＭＯＳデバイスを用いて構成できる。
【００２８】
図１６にピークホールド回路の概略構成を示し、ホールド容量Ｃを含む図中に点線で示した部分の詳細回路を図１７に示す。このピークホールド回路ＰＨは、リセット端子ＲＳＴが、ロー（Ｌｏｗ）の時にリセット（トラック）動作をし、ハイ（Ｈｉｇｈ）の時にホールド動作を行う。図１７に示したように、ピークホールド回路はＣＭＯＳデバイスを用いて構成できる。また、比較器ＣＭＰは＋端子に入力される電圧が、−端子よりも高い場合に、出力ＯＵＴがハイになるように動作する図１８に示したようなシンプルな２段構成の回路でよい。尚、図１７と図１８において、ＩｓはＭＯＳ電流源、ＶＤＤは高電位側電源電圧である。このように、レベル検出回路は全てＣＭＯＳデバイスで構成可能である。
【００２９】
図１９は、図４の利得制御回路（ＧＣＴＬ）の構成例である。ここでは利得可変回路（ＶＧＡ）４２を制御する利得制御回路４８を例にして説明する。利得制御回路は、利得演算回路部Ｇ＿ｃａｌｃ、利得補正回路部Ｇ＿ｃｏｍｐ、ラッチＬＡＴ、引算回路部ＳＢＴから構成される。
【００３０】
利得演算回路部Ｇ＿ｃａｌｃは、レベル検出回路４５からの４ビットのレベルコードＬＶＣを受け、目標レベルとの引算を行い、利得コードＧＣを出力する。すなわち、利得コードＧＣ［ｄＢ］＝目標レベル［ｄＢ］− ＬＶＣ［ｄＢ］の演算を行う。なお、ここで目標レベルとは、予め利得可変増幅回路を設計する時に、各利得可変回路に対して設定された各利得可変回路の目標出力レベルのことである。
【００３１】
利得補正回路部Ｇ＿ｃｏｍｐ は、利得コードＧＣと、前段の利得制御回路４７からの利得制御情報である前段利得増加分ＩＮＦ＿ΔＧ１との引算を行って利得補正を行い、最終利得コードＦＧＣを出力する。すなわち、最終利得コードＦＧＣ＝利得コードＧＣ［ｄＢ］− ＩＮＦ＿ΔＧ１［ｄＢ］の演算を行う。前段利得増加分ＩＮＦ＿ΔＧ１は、前段の利得可変回路の利得が今回の制御で何ｄＢ変化するかの情報に相当する。
【００３２】
最終利得コードＦＧＣは、図１９では利得可変回路（ＶＧＡ）４２と、ラッチＬＡＴと、引算回路部ＳＢＴへ入力されているが、まだラッチＬＡＴは前回の最終利得コードＦＧＣ（ｂｆ）を記憶しており、この時点では、最終利得コードＦＧＣはまだラッチされない。
【００３３】
利得可変回路４２の利得は、利得制御回路４８の出力である最終利得コードＦＧＣの利得値となるように制御される。また、引算回路部ＳＢＴへ入力された最終利得コードＦＧＣは、ラッチに保存されていた前回の利得コードＦＧＣ（ｂｆ）と引算され、今回の利得変化分の利得制御情報ＩＮＦ＿ΔＧ２［ｄＢ］として後段の利得制御回路４９へ伝えられる。この時点で、ラッチは今回の最終利得コードＦＧＣを取り込み記憶する。なお、このようなラッチの取り込みタイミングの制御は、図示しないがタイミング生成回路からのクロック信号を用いて行えばよい。
【００３４】
＜実施形態２＞
図８に、本発明の第２の実施形態を示す。本実施形態は、図に示すように、ミキサ８２の出力レベルを第１のレベル検出回路（ＬＶ）４４で検出し、第１の利得制御回路（ＧＣＴＬ）４７は、その結果に基いて利得可変低雑音増幅器８１の利得を制御する。一方、第２のレベル検出回路４５は、利得可変回路（ＶＧＡ）８４の入力部、出力部、あるいは内部の一つまたは複数のノードの信号レベルを検出し、第２の利得制御回路４８は、そのレベル結果と第１の利得制御回路４７から得られる利得制御情報に基づいて利得可変回路８４の利得を制御する。
【００３５】
＜実施形態３＞
図９に本発明の第３の実施形態を示す。本実施形態は、図８に示した実施形態とは、利得可変回路８４部分の構成がより具体的な構成で示されている点が相違する。すなわち、図９に示すように、利得可変回路は、利得可変増幅器９１、９３、フィルタ９２により構成される。また、各利得可変増幅器９１、９３の入力部にはレベル検出回路９４、９５が接続されており、各利得可変増幅器９１、９３の入力部の信号レベルを検出できるようになっている。
【００３６】
第２の利得制御回路４８は、レベル検出回路９４、９５の結果と第１の利得制御回路４７から得た利得制御に関する情報に基づいて、利得可変増幅器９１、９３の利得を制御する。なお、本実施形態では利得可変増幅器２段、フィルタ１段の構成であるが、これらの段数や配置構成に限るものではなく、必要に応じて変更してもよいことは言うまでもない。
【００３７】
また、図１０に示すように、図９に示したレベル検出回路４４を、レベル検出回路９４に兼ねさせてもよい。
【００３８】
＜実施形態４＞
図１１に、本発明の第４の実施形態を示す。本実施形態は、図９、図１０に示した構成とは異なり、第２のレベル検出回路４５は低周波部の出力側に接続され、そのレベル検出結果に基いて、第２の利得制御回路４８は各利得可変増幅器１１２、１１３の利得を制御する。
【００３９】
このような構成とすることにより、利得可変増幅器１１２、１１３の前段のフィルタ１１１で妨害波が十分に抑圧されるので、実施形態３と比べて利得可変増幅器１１２、１１３に高い線形性を要求されないという利点がある。
【００４０】
＜実施形態５＞
図１２に本発明の第５の実施形態を示す。本実施形態は、各利得制御に関する情報を次段の利得制御回路に反映させて全体の利得収束時間を短縮すると共に、フィルタによる信号の減衰量を推定して、多段接続された各利得可変増幅器に入力される希望波と妨害波の合計が、入力ダイナミックレンジと等しくなるように制御可能にするものである。
【００４１】
本実施形態の構成は、利得可変増幅器１２１、１２３、１２５と、フィルタ（Ｆ）１２２、１２４、１２６と、これらの各利得可変増幅器の入力部に接続されたレベル検出回路（ＬＶ）１２７、１２８、１２９と、これらの各レベル検出回路の出力に接続されたフィルタ減衰量推定回路（ＰＲＥ−ＬＶＦ）１２１１と、利得制御回路（ＧＣＴＬ）１２１０とから構成される。
【００４２】
フィルタ減衰量推定回路１２１１は、各フィルタによる信号レベルの減衰量を推定するために用いられる。一般に、入力信号中には、未知の量および未知の周波数の妨害波が含まれるため、各フィルタによる信号の減衰量は事前に予測できない。これに対して本実施形態におけるフィルタ減衰量推定回路１２１１は、例えばレベル検出回路１２７と１２８のレベル検出結果から、フィルタ１２２による実際の信号の減衰量を、後述するように推定できるので、その推定結果とレベル検出回路１２７の検出結果に基づいて利得可変回路１２１の利得を決定することができる。
【００４３】
例えば、入力信号中に希望波しか含まれていない場合は、フィルタ１２２による信号レベルの減衰は無く、また、フィルタ減衰量推定回路１２１１は、レベル検出回路１２７、１２８の検出結果からそのことを実際に推定できるので、利得制御回路１２１０は、利得可変増幅器１２１の出力レベルが次段の利得可変増幅器１２３の入力ダイナミックレンジを越えないように、その利得を制御する。
【００４４】
逆に、入力信号中に多くの妨害波が含まれる場合、例えばフィルタ１２２により信号レベルが１０ｄＢ減衰したとすると、フィルタ減衰量推定回路１２１１は実際にその減衰量を検出結果から推定することができるので、利得制御回路１２１０は、利得可変増幅器１２１の出力が次段の利得可変増幅器１２３の入力ダイナミックレンジより１０ｄＢ大きいレベルを越えないように、その利得を制御する。ただし、その結果として利得可変増幅器１２１の出力が飽和してしまう場合は、飽和を避けるために利得を抑制する。
【００４５】
図２０を用いて、フィルタ減衰量推定回路について説明する。フィルタ減衰量推定回路１２１１は、２つのフィルタ減衰量演算部１，２から構成され、フィルタ減衰量演算部１（Ｆ＿ＡＴＴ＿ｃａｌｃ１）は、レベル検出回路１２７のレベルコード出力ＬＶＣ１２７と、レベル検出回路１２８のレベルコード出力ＬＶＣ１２８と、利得可変増幅器１２１の前回の最終利得コードＦＧＣ１２１（ｂｆ）からフィルタ１２２の減衰量Ｆ＿ＡＴＴ１２２を推定する。フィルタ減衰量演算部２（Ｆ＿ＡＴＴ＿ｃａｌｃ２）はレベル検出回路１２８のレベルコード出力ＬＶＣ１２８と、レベル検出回路１２９のレベルコード出力ＬＶＣ１２９と、利得可変増幅器１２３の前回の最終利得コードＦＧＣ１２３（ｂｆ）からフィルタ１２４の減衰量Ｆ＿ＡＴＴ１２４を推定する。
【００４６】
すなわち、フィルタ減衰量演算部１では、フィルタ減衰量Ｆ＿ＡＴＴ１２２［ｄＢ］＝ＬＶＣ１２７［ｄＢ］＋ ＦＧＣ１２１（ｂｆ）［ｄＢ］− ＬＶＣ１２８［ｄＢ］の演算を行う。また、フィルタ減衰量演算部２では、フィルタ減衰量Ｆ＿ＡＴＴ１２４［ｄＢ］＝ ＬＶＣ１２８［ｄＢ］＋ ＦＧＣ１２３（ｂｆ）［ｄＢ］− ＬＶＣ１２９［ｄＢ］の演算を行う。なお、利得可変回路とフィルタの段数がＮ段の場合には、Ｎ−１個のフィルタ減衰量演算部を設けて同様の演算を行えばよい。
【００４７】
なお、図１２では利得制御回路１２１０からフィルタ減衰量推定回路１２１１への利得可変増幅器の前回の最終利得コードの出力線を全て書くと煩雑になるため、ＦＧＣ（ｂｆ）として纏めて１本で表示してある。図１３，１４でも同様である。
【００４８】
次に図２１に、図１２における利得制御回路１２１０の概略構成を示す。ここでは、代表して利得可変回路１２１の利得を制御する最終利得コードについて説明し、利得可変回路１２３、１２５については、同様に行えばよいので図および説明を省略する。図２１に示すように、利得制御回路１２１０は利得演算回路部Ｇ＿ｃａｌｃと利得補正回路部Ｇ＿ｃｏｍｐから構成される。
【００４９】
利得演算回路部Ｇ＿ｃａｌｃでは、レベル検出回路１２７の出力ＬＶＣ１２７と利得可変回路１２１の目標レベル（すなわち、目標出力レベル）とから利得コードＧＣ１２７を求める。すなわち、利得コードＧＣ１２７［ｄＢ］＝目標レベル− ＬＶＣ１２７［ｄＢ］の演算を行う。
【００５０】
利得補正回路Ｇ＿ｃｏｍｐは、利得コードＧＣ１２７に対しフィルタ減衰量推定回路で求めたフィルタ１２２のフィルタ減衰量Ｆ＿ＡＴＴ１２２により補正して利得可変回路１２１の最終利得コードＦＧＣ１２１を求める。すなわち、最終利得コードＦＧＣ１２１［ｄＢ］＝利得コードＧＣ１２７［ｄＢ］＋ Ｆ＿ＡＴＴ１２２［ｄＢ］の演算を行う。
【００５１】
また、実施形態１の図１９で示した利得制御回路のように、前段の利得制御情報ＩＮＦ＿ΔＧ１に基く補正を追加してもよい。
【００５２】
なお、本実施形態の構成を用いない従来構成の場合は、フィルタ１２２による信号レベルの減衰量を知ることができないので、妨害波の有無にかかわらず、利得可変増幅器１２１の出力レベルが次段の利得可変増幅器１２３の入力ダイナミックレンジを越えないようにその利得を制御することになる。仮に、より多くの利得を持たせようとすると、信号内に妨害波が含まれない場合はフィルタ１２２による信号レベルの減衰が無いので、次段の利得可変増幅器１２３の入力が飽和してしまうからである。
【００５３】
しかし、このような従来の制御方法では、信号中に妨害波が多く含まれる時は、妨害波の存在によって利得可変増幅器１２１の利得が抑制されてしまうので、フィルタ１２２を通過してくる希望波のレベルは小さくなり、雑音の影響を受けやすくなる。
【００５４】
本実施形態は、この問題を上記したように解消している。なお、以上ではフィルタ１２２の減衰量に関して特に説明したが、フィルタ１２４の減衰量に関しても同様に検出することができる
また、図１２では利得可変増幅器３段、フィルタ３段の構成であるが、これらの段数は任意でよいことは言うまでもない。
【００５５】
本実施形態によれば、図４の実施形態と同様に各利得制御に関する情報を次段の利得制御回路に反映させて全体の利得収束時間が短縮でき、さらに、フィルタによる信号の減衰量を推定して、多段接続された各利得可変増幅器に入力される希望波と妨害波の合計が、入力ダイナミックレンジと等しくなるように制御することができる。
【００５６】
＜実施形態６＞
図１３に本発明の第６の実施形態を示す。本実施形態は、前述した図１２の実施形態と同様な回路構成をとるが、フィルタ減衰量推定回路１２１１の代わりに妨害波減衰量推定回路（ＰＲＥ−ＬＶＤ）１３１と妨害波減衰量記憶回路（ＭＤ）とを有し、両回路１３１、１３２が待機モード期間時に動作する点が相違する。
【００５７】
通常の受信システムの場合、待機モード期間内に入力される信号は妨害波のみであるから、この期間を利用して妨害波減衰量推定回路１３１は、図１２の実施形態と同様に各レベル検出回路のレベル検出結果を用いて妨害波の減衰量を推定する。
【００５８】
この妨害波減衰量推定回路１３１の構成は、図２０で示したフィルタ減衰量推定回路（ＰＲＥ−ＬＶＦ）１２１１と同じであり、出力が妨害波のフィルタ減衰量となるだけであるので構成図は省略する。妨害波減衰量記憶回路（ＭＤ）１３２は、その推定結果を受信モード期間中保持する。妨害波減衰量記憶回路（ＭＤ）１３２の構成を図２２に示す。普通のＣＭＯＳクロックドラッチＬＡＴでよい。フィルタ１２２，１２４による妨害波の減衰量Ｆ＿ＡＴＴ１２２、Ｆ＿ＡＴＴ１２４を待機モード終了直前にラッチに書き込み、受信時に保持したフィルタ減衰量ＡＴＴ１２２、ＡＴＴ１２４が利得制御回路１２１０へ伝送され、図２１と同様の処理が行われる。なお、図２２の信号ＣＬＫは、図面には未記載のタイミング生成回路から供給され、例えば待機モード終了直前に立ち上がりパルスを出力し、ラッチへの書き込みを行う。なお、本実施形態は、受信モード期間中の妨害波レベルが希望波レベルに比べて十分大きい時に有効である。
【００５９】
これにより、図１２の実施形態と同様に、利得可変増幅器の利得制御に関する情報を次段の利得制御回路に反映させて全体の利得収束時間が短縮でき、さらに、妨害波減衰量記憶回路１３２の妨害波レベルから入力信号の妨害波と希望波レベルを予測して、多段接続された各利得可変増幅器に入力される希望波と妨害波の合計が、入力ダイナミックレンジと等しくなるように制御することができる。なお、妨害波減衰量推定回路１３１および妨害波減衰量記憶回路１３２は、待機モードであるか受信モードであるか判断するための信号を、通常ベースバンド処理部から受けることができる。
【００６０】
＜実施形態７＞
図１４に本発明の第７の実施形態を示す。本実施形態は、図８の構成における利得可変回路８４として、図１２に示した回路構成を採用した場合の例である。
【００６１】
このような構成とすることにより、高速の利得制御ができ、かつ、妨害波存在時にも従来よりも雑音の影響を受けにくい利得制御を実現できる。
【００６２】
なお、実施形態１〜７で述べた回路は、例えば０．１８μｍ、２Ｖ耐圧のＣＭＯＳ低電圧プロセスを用いて実現することができる。
【００６３】
また、実施形態１〜７における各種のタイミング制御は、図には未記載のタイミング生成回路からの各クロック信号を用いて行うことができる。
【００６４】
以上、本発明の好適な実施形態について説明したが、本発明は上記実施形態に限定されるものではなく、本発明の精神を逸脱しない範囲内において、種々の設計変更をなし得ることは勿論である。
【００６５】
【発明の効果】
前述した実施形態から明らかなように、本発明によれば、利得可変回路およびその利得制御回路が多段に接続された構成において、従来よりも短期間で全体の利得制御を収束させることができる。
【００６６】
また、利得可変低雑音増幅器および利得可変低周波回路を含む受信回路において、従来よりも短期間で全体の利得制御を収束させ、安定したデータ受信を提供することができる。
【００６７】
さらに、入力信号に含まれる妨害波が大きい時に、従来よりも雑音の影響を受けにくい利得制御を行うことができる。
【図面の簡単な説明】
【図１】従来の一般的な無線受信機の回路構成例を示すブロック図。
【図２】無線通信で使用される典型的な入力信号波形図。
【図３】従来の利得制御回路の構成例を示すブロック回路図。
【図４】本発明の第１の実施形態を示すブロック回路図。
【図５】図４において利得可変回路が２段で、かつ各利得可変回路が単純な１段の利得可変増幅器で構成される場合のブロック回路図。
【図６】図５の回路で従来の利得制御を用いた場合の利得制御の収束状態を示す図。
【図７】図５の回路で本発明の利得制御を用いた場合の利得制御の収束状態を示す図。
【図８】本発明の第２の実施形態を示すブロック回路図。
【図９】本発明の第３の実施形態を示すブロック回路図。
【図１０】図９に示した構成例の変形例を示すブロック回路図。
【図１１】本発明の第４の実施形態を示すブロック回路図。
【図１２】本発明の第５の実施形態を示すブロック回路図。
【図１３】本発明の第６の実施形態を示すブロック回路図。
【図１４】本発明の第７の実施形態を示すブロック回路図。
【図１５】レベル検出回路の構成例を示す図。
【図１６】ピークホールド回路の概略構成を示す図。
【図１７】図１６中に点線で示した部分の詳細回路を示す図。
【図１８】比較器の構成例を示す図。
【図１９】図４の利得制御回路（ＧＣＴＬ）の構成例を示す図。
【図２０】フィルタ減衰量推定回路の構成例を示す図。
【図２１】図１２における利得制御回路の概略構成を示す図。
【図２２】妨害波減衰量記憶回路の構成例を示す図。
【符号の説明】
１…アンテナ、２…利得可変低雑音増幅器、３…局部発振回路（ＯＳＣ）、４…ミキサ、５，７，９…利得可変増幅器、６，８…フィルタ（Ｆ）、１０…ＡＤ変換器（ＡＤ）、１１…復調器（ＤＥＭ）、３１…低雑音増幅器、３２…ミキサ、３３…局部発振信号、３４…利得可変増幅器、３５…制御回路、４１〜４３…利得可変回路（ＶＧＡ）、４４〜４６…レベル検出回路（ＬＶ）、４７〜４９…利得制御回路（ＧＣＴＬ）、５１，５２…利得可変増幅器、８１…利得可変低雑音増幅器、８２…ミキサ、８３…局部発振回路、８４…利得可変回路、９１，９３…利得可変増幅器、９２…フィルタ、９４，９５…レベル検出回路、１１１…フィルタ、１１２，１１３…利得可変増幅器、１１４…ＡＤ変換器、１２１，１２３，１２５…利得可変増幅器、１２２，１２４，１２６…フィルタ、１２７〜１２９…レベル検出回路、１２１０…利得制御回路、１２１１…フィルタ減衰量推定回路（ＰＲＥ−ＬＶＦ）、１３１…妨害波減衰量推定回路（ＰＲＥ−ＬＶＤ）、１３２…妨害波減衰量記憶回路（ＭＤ）、Ｇ１，Ｇ２…利得、Ｃ…ホールド容量、ＣＭＰ…比較器、ＤＥＣ…デコーダ、ＧＣ…利得コード、ＦＧＣ…最終利得コード、Ｇ＿ｃａｌｃ…利得演算回路部、Ｇ＿ｃｏｍｐ…利得補正回路、ＬＶＣ…レベルコード、Ｉｓ…ＭＯＳ電流源、ＩＮＦ＿ΔＧ１…前段の利得制御情報、ＩＮＦ＿ΔＧ２…利得制御情報、Ｆ＿ＡＴＴ＿ｃａｌｃ１，Ｆ＿ＡＴＴ＿ｃａｌｃ２…フィルタ減衰量演算部、ＰＨ…ピークホールド回路、ＳＢＴ…引算回路部。
Claims (10)
- 複数の利得可変回路と、
前記利得可変回路の各々に接続された各レベル検出回路と、
前記利得可変回路の各々の利得をそれぞれ制御する各利得制御回路とを有する利得可変増幅回路であって、
前記各利得制御回路はそれぞれに接続された前記各レベル検出回路が検出した結果と前段に存在する一部または全ての他の利得制御回路から得た利得制御に関する情報とに基づいて、自身の設定すべき利得を決定することを特徴とする利得可変増幅回路。 - 受信した高周波信号を増幅する利得可変低雑音増幅器と、前記利得可変低雑音増幅器の出力を中間周波数に変換するミキサと、該ミキサの出力を増幅する利得可変回路とを備える受信回路であって、
前記利得可変低雑音増幅器の信号レベルを検出する第１のレベル検出回路と、
前記利得可変低雑音増幅器の利得を制御する第１の利得制御回路と、
前記利得可変回路の信号レベルを検出するための第２のレベル検出回路と、
前記利得可変回路の利得を制御する第２の利得制御回路とが設けられ、
前記第１の利得制御回路は、前記第１のレベル検出回路の検出結果に基づいて前記利得可変低雑音増幅器の利得を制御し、かつ、その利得制御に関する情報を前記第２の利得制御回路に与え、
前記第２の利得制御回路は、前記第２のレベル検出回路のレベル検出結果と前記利得制御に関する情報とに基づいて前記利得可変回路の利得を制御することを特徴とする受信回路。 - 請求項２に記載の受信回路において、
前記利得可変回路は一つまたは複数の利得可変増幅器およびフィルタを具備して成り、
前記第２のレベル検出回路は前記利得可変増幅器の各々の入力信号レベルを検出し、
前記第２の利得制御回路は前記一つまたは複数の前記利得可変増幅器の利得を制御することを特徴とする受信回路。 - 請求項３に記載の受信回路において、
前記第１のレベル検出回路は、前記利得可変増幅器の入力部に接続されたレベル検出回路であることを特徴とする受信回路。 - 請求項２に記載の受信回路において、
前記利得可変回路は一つまたは複数の利得可変増幅器およびフィルタを具備して成り、
前記第２のレベル検出回路は前記利得可変増幅器の各々の出力信号レベルを検出し、
前記第２の利得制御回路は前記利得可変増幅器の各々の利得を制御することを特徴とする受信回路。 - 複数の利得可変増幅器と、
前記利得可変増幅器の各々の出力にそれぞれ接続された各フィルタと、
前記利得可変増幅器の各々にそれぞれ接続された入力レベルを検出するための各レベル検出回路と、
前記各レベル検出回路の出力結果に基いて前記各フィルタによる信号の減衰量を推定するフィルタ減衰量推定回路と、
前記フィルタ減衰量推定回路の推定結果および前記各レベル検出回路の出力結果に基づいて前記利得可変増幅器の各々の利得をそれぞれ制御する各利得制御回路とを具備して成ることを特徴とする利得可変増幅回路。 - 複数の利得可変増幅器と、
前記利得可変増幅器の各々の出力にそれぞれ接続された各フィルタと、
前記利得可変増幅器の各々の入力部に接続された各レベル検出回路と、
待機モード期間を利用して前記各レベル検出回路の検出結果に基づいて妨害波の減衰量を推定する妨害波減衰量推定回路と、
前記妨害波減衰量推定回路の推定結果を受信モード期間中保持する妨害波減衰量記憶回路と、
前記受信モード期間中に保持された妨害波の減衰量の情報と前記各レベル検出回路の検出結果とに基づいて前記利得可変増幅器の各々の利得をそれぞれ制御する各利得制御回路とを具備して成ることを特徴とする利得可変増幅回路。 - 請求項６または７に記載の利得可変増幅回路を具備して成ることを特徴とする受信回路。
- 複数の利得可変増幅器を具備して成る利得可変増幅回路の利得制御方法であって、
初段の利得可変増幅器に対しては、初段の出力レベルを検出して得られた出力レベル結果に基づいて利得制御を行い、
第２段以降の各利得可変増幅器に対しては、各利得可変増幅器自身の入力レベルを検出して得られた入力レベルと前記初段及び前段の利得制御情報とからそれぞれ自身の利得制御を行うことを特徴とする利得可変増幅回路の利得制御方法。 - 受信した高周波信号を増幅する利得可変低雑音増幅器と、前記利得可変低雑音増幅器の出力を中間周波数に変換するミキサと、該ミキサの出力を増幅する複数の利得可変増幅器を有する利得可増幅変回路とを備える受信回路の利得制御方法であって、
前記利得可変低雑音増幅器に対しては前記ミキサの出力信号レベルを検出して得られたミキサ出力レベルに基づいて利得制御を行い、
前記利得可変増幅器の各々に対しては各利得可変増幅器自身の入力レベルを検出して得られた入力レベルと前記利得可変低雑音増幅器及び前段の利得可変増幅器の利得制御情報とからそれぞれ自身の利得制御を行うことを特徴とする受信回路の利得制御方法。
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