KR20070068416A - 검출된 간섭 레벨에 대한 적응 필터 - Google Patents

검출된 간섭 레벨에 대한 적응 필터 Download PDF

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KR20070068416A
KR20070068416A KR1020077009359A KR20077009359A KR20070068416A KR 20070068416 A KR20070068416 A KR 20070068416A KR 1020077009359 A KR1020077009359 A KR 1020077009359A KR 20077009359 A KR20077009359 A KR 20077009359A KR 20070068416 A KR20070068416 A KR 20070068416A
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로버트 파이필드
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코닌클리즈케 필립스 일렉트로닉스 엔.브이.
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Abstract

본 발명은 시그마 델타 ADC(126)와 적응 디지털 필터(132)를 사용하는 수신기에 관한 것이다. 검출기 회로는 필터링 전에 오버샘플링된 디지털 신호로부터 신호의 불필요한 부분에 관한 정보를 검출하고, 검출된 정보를 필터로 피드포워드하여 필터를 적응시킨다. 필터의 출력을 피드백하는 것 대신에 검출된 정보를 피드포워드함으로써, 적응은 불필요한 간섭에서의 급격한 변화에 보다 많이 빠르게 대응할 수 있다. 이는 필터가 정확히 적응하기도 전에 무수한 수의 에러를 초래하는 간섭의 갑작스런 증가의 위험 없이, 간섭이 낮을 때 필터링을 감소시켜 전력을 줄일 수 있게 한다. 필터는 오버샘플링된 디지털 신호를 수신하고 데시메이션과 채널 필터링을 하나의 단계에 조합시킨다.

Description

검출된 간섭 레벨에 대한 적응 필터{ADAPTING FILTER TO DETECTED INTERFERENCE LEVEL}
본 발명은 입력에서 검출된 불필요한 신호의 양에 따라 적응가능한 적응 필터(an adaptable filter), 집적 회로 및 이와 같은 회로를 갖는 장치에 관한 것이다.
이동 전화 및 다른 이동 통신 장치와 같은 애플리케이션을 위한 수신기는 통상적으로 아날로그-디지털 변환기(analogue to digital converter: ADC), 디지털 채널 필터(digital channel filter) 및 복조 기능(demodulation function)을 갖는다. 디지털 영역에서 그러한 기능을 다루는 것은 보다 유연한 수신기 구조를 이끌어 낼 수 있다. 일반적인 수신기 구조는 도 1에 도시되어 있다. 안테나(5)는 선택된 채널을 (0이 될 수 있는) 중간 주파수(intermediate frequency: IF)로 변환하는 무선 주파수(radio frequency, RF) 전단부(front-end)(10)에 신호를 공급한다. RF 및/또는 IF에는 신호 조절(signal conditioning, 예컨대 증폭)과 (인접하는 채널과 간섭자(interferer)를 감쇠시키는) 채널 필터링이 있을 수 있다. 선택된 채널의 신 호가 너무 작거나 너무 큰 경우에, 자동 이득 조절(automatic gain control: AGC) 회로(40)가 사용되어 들어오는 신호를 증폭 또는 감쇠시켜 조절할 수 있다. 이는 도시된 것처럼 ADC 후에 수행될 수도 있고 이 경우에는 아날로그 회로의 양이 줄어들 수 있으며, ADC 전에 수행될 수도 있고 이 경우에는 원하는 신호가 최대 입력 레벨로 ADC에 들어갈 수 있으며 ADC의 잡음 기여(noise contribution)가 가능한 한 낮게 될 수 있다. 도시된 수신기에서는, 디지털 필터(30)가 사용되고 ADC(20)에 의해 신호를 공급받는다. AGC는 디지털 필터링 후 디지털 영역 안에 있다.
AGC는 신호 강도의 표시에 따라서 제어되어야 할 필요가 있다. 이는 아날로그 영역에서 측정될 수 있는데 이 경우에 신호는 불필요한 신호를 포함할 수 있으며, 또한 필터링 후 나중에 디지털 영역에서 측정될 수도 있다. 일 실시예가 도 1에 도시되어 있다. 디지털 AGC 부분(40)은 수신 신호 강도 표시기(Received Signal Strength Indicator: RSSI) 출력을 갖는다. 디지털 필터(30) 후에, 출력 전력이 측정되고 ADC의 입력 신호가 너무 큰지 아닌지를 나타내는 RSSI 출력 신호가 생성된다. 이러한 종류의 AGC 구성은 ADC로의 입력 신호가 너무 작은지 또는 너무 큰지 여부를 검출 가능하도록 하기 위해 신호가 ADC와 디지털 프로세싱을 먼저 통과해야 한다는 사실 때문에 느리다.
AGC를 배치하는 또 다른 방법은 ADC의 입력 전력을 아날로그 회로와 함께 측정하는 것이다. 이러한 토폴로지(topology)의 장점은 입력 전력이 ADC의 앞에서 측정되기 때문에 빠르다는 것이다. 이러한 토폴로지 또한 복잡한 아날로그 회로를 필요로 한다는 현저한 단점을 갖는다.
AGC가 디지털 영역에서 수행된다면, ADC를 위해 더 넓은 다이나믹 레인지(dynamic range)가 필요하다. 이동 수신기에서 이를 달성하기 위해 시그마 델타 타입 ADC(sigma delta type ADC)를 사용한다는 것과 시그마 델타 타입 ADC의 데시메이션(decimation) 단계 다음에 디지털 채널 필터를 제공한다는 것은 공지되어 있다.
미국 특허 출원 2003/081706 A1으로부터, 신호 강도에 기반하여 디지털 필터의 대역폭을 변경함으로써 이동 전화 수신기에서 간섭 채널의 필터링을 향상시키는 것이 공지되어 있다. 신호 강도는 디지털 필터 다음의 AGC 회로에 의해 측정되며 필터를 제어하기 위해 피드백된다. AGC 회로는 수신 신호 강도 표시기(RSSI)를 가변 이득 증폭기(a variable gain amplifier: VGA)와 필터 제어 부분에 제공한다. 필터 제어부는 RSSI를 사용하여 디지털 필터의 대역폭을 제어한다. 필터 제어 신호는 직렬 버스 인터페이스(serial bus interface: SBI) 데이터 단어 또는 간단히 아날로그 제어 전압(analogue control voltage)일 수 있다. RSSI가 제 1 사전결정된 임계치(a first predetermined threshold)를 넘어설 때, 필터 제어부는 필터 제어 신호를 발생시켜 필터를 위한 보통의 대역폭을 유지하게 한다. 즉, 필터의 대역폭은 통상의 CDMA 시스템의 필터의 대역폭과 일치한다. 상대적으로 강한 수신 신호가 존재할 때, 필터로부터 ADC의 입력단으로의 신호의 대역폭을 최대화하는 것이 바람직하다. 수신 신호가 매우 낮을 때, RSSI가 제 2 사전결정된 임계치보다 낮다면, 필터 제어부에 의해 발생된 필터 제어 신호가 필터를 제 2의 더 좁은 대역폭으로 설정한다. 대역폭의 감소는 효과적으로 잡음 대역폭을 줄여주며 효과적으로 인접 채널 제거(adjacent channel rejection)를 향상시킨다. ADC는 시그마 델타 타입 또는 다른 타입이 될 수 있다.
미국 특허 출원 2003/0157910 A1은 가변 이득 레벨을 갖는 제어가능 증폭기, 아날로그-디지털 변환기 단계, 채널 선택을 위한 디지털 필터 구성 그리고 신호 강도 측정기(signal strength estimator)를 가지는 이동 무선수신기(mobile radio receiver)를 위한 수신기 회로를 보여준다. 신호 강도 측정기는 신호 경로에서 필터 구성의 다운스트림(downstream)에 접속되며 선택된 사용자 신호의 신호 강도를 결정하는 목적을 가진다. 증폭기는 신호 강도 측정기에 의해 결정되는 사용자-채널신호 강도에 의존하여 제어된다.
오스트레일리아 텔레커뮤니케이션즈 코퍼레이티브 리서치 센터(the Australian Telecommuncations Cooperative Research Centre)의 벨자노브스키(Veljanovski)외 다른 이들의 논문 "A low power reconfigurable digital pulse shaping filter for an UTR-RDD mobile terminal receiver"으로부터 적응 디지털 유한 임펄스 응답(FIR) 채널 필터를 가짐으로써 그러한 수신기에서의 전력 소비를 줄이는 것이 공지되어 있다. 필터 길이는 필터의 출력단에서 검출한 인접 채널 간섭(adjacent channel interference: ACI)의 양에 의존하여 적응된다. 대역내 전력과 대역외 전력(In band and out of band power)은 채널 필터의 출력을 사용하여 모니터링되고 필터 길이를 제어하기 위해 피드백된다. ACI가 낮을 때에는, FIR 필터에 의해 사용되는 필터 탭(filter tap)의 수가 감소된다. 지능형 컨트롤러(an intelligent controller)는 탭의 수를 조절하여 주어진 임계치보다 높은 신호 대 잡음비를 유지하기 위해 필요한 최소한의 수를 사용한다. 그러나 이러한 구성은 시그마 델타 ADC와 함께 사용하기에는 적합하지 않은데, 이는 그러한 ADC에 의해 수행되는 데시메이션이 대역외 전력을 얻기에 너무 복잡하기 때문이다.
여전히 향상된 회로가 필요하다.
본 발명의 목적은 향상된 장치 또는 방법을 제공하는 것이다.
본 발명의 제 1 특징에 따르면, 입력 신호를 디지털 신호로 변환하는 아날로그-디지털 변환기(ADC), 디지털 신호를 필터링하는 적응 디지털 필터, 입력 신호 또는 필터 전의 디지털 신호로부터 입력 신호의 불필요한 부분에 관한 정보를 검출하는 검출기를 포함하는 회로, 그리고 검출된 정보를 필터로 피드포워드(feed forward)하는 수단을 포함하는 회로가 제공되며, 필터는 정보에 따라서 적응하도록 구성되어 있다.
필터의 출력을 피드백하기보다 검출된 정보를 피드포워드함으로써, 적응은 불필요한 간섭의 빠른 변화에 매우 더 빠르게 응답할 수 있다. 이는 간섭의 증가가, 검출 전에 디지털 필터를 통해서 전파됨으로써 피드포워드가 지연을 피할 수 있기 때문이다. 그러므로 피드포워드는 필터가 올바르게 적응하기도 전에 다운스트림 프로세싱(downstreaming processing)으로 많은 수의 에러가 전파됨을 초래하는 간섭의 갑작스런 증가의 위험 없이, 간섭이 낮을 시에 감소된 필터링을 가능케 하여 전력을 줄일 수 있게 한다. 이는 또한 검출과 필터링이 독립적으로 디자인되고 최적화되어 예컨대 보다 느린 필터링, 또는 보다 빠른, 또는 보다 복잡한, 또는 보다 효율적인 검출을 가능하게 한다는 것을 의미한다. 이는 필터가 보다 쉽게, 예를 들면 복조(demodulation) 또는 등화(equalisation) 또는 ADC 또는 AGC와 같은 다른 회로 기능과 결합될 수 있으며 특히 시그마 델타 ADC와 결합될 수 있게 함을 의미한다. 정보는 전력 레벨, 평균 전력 레벨, 신호 레벨, 주파수, RSSI 신호 중 하나 또는 그 이상을 포함할 수 있으며 어떠한 형식도 될 수 있다.
종속항을 위한 부가적인 특징으로서, 입력 신호는 많은 채널을 포함하며, 디지털 필터는 바람직한 채널을 선택하는 채널 필터를 포함할 수 있다.
그러한 또 다른 부가적인 특징으로서 ADC는 오버샘플링된(oversampled) 디지털 신호를 출력하는 변조기를 갖는 시그마 델타 ADC와 데시메이터를 포함할 수 있다. 이러한 유형의 ADC는 아날로그 AGC 회로의 필요를 줄일 수 있으며, 그리하여 예를 들면 보다 유연하거나 효율적인 비용의 시스템 또는 낮은 전력 소비를 이끌 어 낼 수 있다.
그러한 또 다른 부가적인 특징으로서 디지털 필터는 오버샘플링된 신호를 수신하고 ADC 데시메이터 동작과 채널 필터 동작을 조합하도록 구성될 수 있다. 이는 전체 프로세싱 요구조건의 감소를 가능케 하며 그리하여 데시메이션 후에 채널 필터링을 수행하는 통상적인 구성과 비교하여 낮은 전력 소비를 가능케 한다.
그러한 또 다른 부가적인 특징으로서 검출기는 오버샘플링된 디지털 신호로부터 신호의 불필요한 부분을 검출하도록 구성될 수 있다. 이는 디지털 필터링 전 검출의 속도 이득이, 분리된 아날로그 검출 회로의 복잡함의 모든 불이익들 없이 얻어질 수 있다는 것을 의미한다.
그러한 또 다른 부가적인 특징으로서 검출기는 불필요한 부분에 대응하여 얼마나 자주 많은 시퀀스가 나타나는지를 검출하도록 구성될 수 있다. 이는 ADC의 변조기가 1 또는 0의 시퀀스를 출력할 수 있고, 시퀀스의 길이와 시퀀스의 반복 주기가 주파수와 불필요한 부분이 필터링되기 전 신호의 부분의 전력에 관한 정보를 제공한다는 사실을 이용한다. 이 정보는 아날로그 또는 디지털 필터 또는 상관기(correlator)와 같이 정확도나 출력 비율의 측면에서 높은 성능을 가질 필요가 없는 상대적으로 간단한 회로를 통해 유도될 수 있다. 검출된 불필요한 부분의 상당 부분이 정현파 신호 형식의 블로커(blocker)라면 유용하다. 변조기 시그마 델타 ADC의 출력은 펄스 폭 변조(pulse width modulation)와 유사한 독특한 패턴을 갖는다. 이 패턴은 블로커의 주파수로 반복되며 그러므로 예를 들면 간단한 상관관계를 통해서 검출될 수 있다.
그러한 또 다른 부가적인 특징으로서 검출기는 불필요한 부분의 주파수를 측정하는 회로를 포함할 수 있다. 이는 디지털 필터가 보다 효과적으로 적응하고, 기울기 비율(a roll off rate) 또는 기울기의 주파수를 조절하는 것을 가능하게 한다.
그러한 또 다른 부가적인 특징으로서 검출기는 입력 신호의 원하는 부분과 불필요한 부분에 관한 정보를 결정하는 회로를 포함할 수 있으며, 디지털 필터는 원하는 부분과 불필요한 부분에 관한 정보의 비교에 따라서 적응가능할 수 있다. 이는 디지털 필터가 전력 효율 또는 다른 목적들을 위해 자신을 구성하는 것을 가능케 한다. 원하는 신호 정보는 또한 이득 제어와 신호 검출과 같은 다른 기능을 위해 사용될 수도 있다.
종속항을 위한 부가적인 특징으로서, 디지털 필터는 비교가 약한 신호를 나타내는 경우에 비해서 상대적으로 비교가 강한 신호를 나타내는 경우에 감소된 양의 프로세싱을 수행하도록 구성될 수 있다. 이는 강한 신호가 존재할 때 전력 소비를 감소시키는데 도움을 준다.
종속항을 위한 부가적인 특징은 필터 차수, 필터 계수 그리고 양자화 레벨 중 어떠한 것에도 적응하도록 구성된 적응 디지털 필터이다. 이는 전력 소비의 감소를 가능케 하고, 예를 들어 필터의 주파수 응답의 극단에 영향을 주는 회로 부분의 사용의 차단, 통과대역 외부의 감쇠 레벨의 변화, 통과대역의 주파수 또는 기울기 비율의 변화를 수반할 수 있다.
종속항을 위한 또 다른 그러한 부가적인 특징은 정보에 따라서 동작 가능한 신호를 복조하기 위해 구성된 회로이다. 예를 들어, 그러한 복조는 높은 신호 대 잡음비가 있다면 감소된 프로세싱으로 수행될 수 있다. 다른 후속적인 회로도 정보에 따라서 동작하도록 만들어질 수 있다.
또 다른 그러한 부가적인 특징으로 ADC는 잡음 정형 회로(a noise shaping circuit)를 포함할 수 있으며, 검출기는 이 잡음 정형 회로의 출력을 사용하도록 구성될 수 있다.
또 다른 그러한 부가적인 특징으로 잡음 정형 회로는 두 개 또는 그 이상의 직렬 연결 적분기 단계(serial coupled integrator stage)를 포함할 수 있고, 두 개 또는 그 이상의 단계의 출력은 검출기에 연결된다.
또 다른 그러한 부가적인 특징으로 검출기는 둘 이상의 적분기 단계의 출력을 조합하여 그 단계들의 선행 단계에 더 많은 비중을 두는 회로를 포함할 수 있다.
또 다른 특징은 상기에서 제시한 회로를 갖는 집적 회로를 제공한다.
또 다른 특징은 상기 회로를 갖는 이동 배터리 전력 기기(a mobile battery powered device)를 제공한다.
부가적인 특징들은 당업자에게 자명하다면 함께 조합되거나 본 발명의 특징들과 조합될 수 있다.
다른 이점들은 당업자에게, 특히 본 발명자에게 공지되지 않은 다른 선행 기술 분야의 당업자에게 자명할 수 있다.
본 발명의 실시예들은 예로서 첨부된 도면을 참조하여 이제 기술될 것이다.
도 1은 공지된 이론에 따른 수신기의 구성을 도시한다.
도 2는 제 1 실시예에 따른 수신기를 도시한다.
도 3은 또 다른 실시예에 따른 수신기를 도시한다.
도 4는 도 2 또는 도 3의 구성에서 사용되기 위한 ADC의 개관을 도시한다.
도 5는 ADC 및 데시메이션과 채널 필터링을 조합할 수 있는 일 실시예에 따 른 디지털 필터의 개관을 도시한다.
도 6은 도 4의 구성에서 사용되는 적분 필터, ADC 그리고 검출 회로의 개관을 도시한다.
도 7은 검출 회로의 기능의 일부의 개관을 도시한다.
도 8 내지 11은 시그마 델타 ADC의 변조기의 입력과 출력의 그래프를 도시한다.
제 1 실시예는 도 2에 도시되어 있다. 이는 시그마 델타 타입일 필요는 없는 ADC(120), 적응 디지털 필터(130)를 갖는 회로를 도시한다. 검출기(90)는 바람직한 신호 대역의 바깥에서부터 간섭의 레벨을 결정하고, 이 정보를 적응 필터(130)로 피드포워드한다. 또한 ADC(120)에 선행하는 또 다른 아날로그 회로 단계(122)와 적응 디지털 필터(130) 다음에 위치한 또 다른 디지털 프로세싱 단계(124)도 도시되어 있다. 또한 적응 디지털 필터(130) 전에 AGC와 같은 다른 디지털 프로세싱 단계가 있을 수 있다. 이 구성은 무선 수신기 부분을 형성하거나, 또는 간섭 신호를 변경하는 것에 민감한 다른 시스템에도 적용될 수 있다. 정보는 부가적으로 예를 들어 등화기(equaliser), 복조기(demodulator)와 같은 다른 후속 회로 단계로 피드포워드될 수 있다.
이러한 후속 단계들에 의한 프로세싱의 양은 정보에 따라서 서로 다른 조건을 만족시키기 위하여 조절될 수 있다. 예를 들어, 최하위 비트(least significant bits)의 수를 변경하거나 단계의 수를 변경하여서 전력 소비를 줄일 수 있다. 또한, 부가적으로 검출기는 ADC 전에 아날로그 신호로부터 공급받을 수 있다. 이 경우에, 상대적으로 간단한 필터가 아날로그 구성 요소 내에 구현될 수 있거나, 신호가 디지털 형식으로 변환되고 간단한 디지털 필터가 상대적으로 적은 수의 계수와 상대적으로 낮은 업데이트 비율(update rate)를 가지고 구현될 수 있다.
도 3에 도시된 실시예의 소개로서, 시그마 델타 ADC의 동작을 설명하겠다. 시그마 델타 ADC는 작은 양의 전력 소비로 신호를 수신하기 위해 신호의 높은 다이나믹 레인지(dynamic range)를 허용한다는 점에서 성능의 이득을 제공한다. 시그마 델타 ADC를 사용함으로써 얻는 전력 이득은 시그마 델타 뒤의 디지털 필터가 효율적으로 구현될 경우에만 최대화될 수 있다. 매우 오버샘플링된 시그마 델타 변환기의 출력은 디지털 영역에 추가적인 처리 부담을 발생시켜 전력 소비의 증가를 야기한다. 시그마 델타 컨버터(1비트 ADC)의 아날로그 측면은 매우 간단하다. 디지털 측면은 필터링과 데시메이션을 수행하며 시그마 델타 ADC를 수행하기에 큰 영향을 끼치지 않도록 한다. 시그마 델타 변조기의 동작 원리는 잘 공지되어 있고 본 명세서에서 더 자세히 서술될 필요가 없다. 간략히 말하면, 입력 아날로그 정보 신호가 잡음 정형을 위한 적분기, 샘플러(a sampler), 디지털-아날로그 변환기(DAC)와 같은 연속시간 아날로그 필터를 포함하는 피드백 루프로 공급된다. 시그마 델타 변조기의 출력 신호는 높은 비율로 오버샘플링된 비트스트림(a stream of bits)이다. 오버샘플링된 비트스트림은 이 비트스트림을 데시메이션에 의해서 정보 신호의 정 확한 디지털 표현으로 변환하는 후속 디지털 프로세싱으로 샘플링 주파수 Fs는 오버샘플링 비율 k에 의해 증가되어 kFs로 공급된다. 오버샘플링은 잡음 플로어(noise floor)의 강하를 이끌어낸다. SNR은 전과 동일하나, 잡음 에너지는 보다 넓은 주파수 영역에 걸쳐서 분산된다. 시그마 델타 변환기는 이런 효과를 후속하는 1비트 ADC와 디지털 필터를 통해서 얻는다. RMS 잡음은 대부분의 잡음이 디지털 필터에 의해서 제거되기 때문에 감소된다. 이 동작은 시그마 델타 변환기가 넓은 다이나믹 레인지를 낮은 해상도의 ADC로부터 얻을 수 있게 한다. 오류 전압(error voltage)을 가산함으로써, 적분기 기능의 형식으로 있는 루프 필터는 입력 신호에 대해서는 저역 통과 필터로서 양자화 잡음에 대해서는 고역 통과 필터로서 동작한다. 그러므로, 대부분의 양자화 잡음은 디지털 필터링에 의해서 제거되는 고주파수로 보내어진다. 오버샘플링과 적분과정은 전체 잡음 전력이 아닌 그 분산을 변경한다.
디지털 필터는 1비트 데이터 스트림을 평균하며, ADC 해상도를 향상시키며, 관심 대역 외부에 있는 양자화 잡음을 제거한다. 디지털 필터는 신호 대역폭, 정착 시간(settling time), 그리고 정지 대역 소거(stopband rejection)를 결정한다. 디지털 저역 통과 필터 기능를 위한 필터의 토폴로지의 예는 Sinc3 형태이다.
도 3에서, 수신기는 적응 디지털 필터(132)와 시그마 델타 ADC(126)를 갖는 것으로 도시되어 있다. 도 2에서처럼 검출기(90)는 정보를 제공하여 디지털 필터(132)를 적응시킨다. 이 경우에 적응 디지털 필터(132)는 ADC(126)를 위한 데시메이션 기능과 채널 필터 기능을 조합한다. 이는 ASIC(주문형 반도체) 또는 FPGA(필드 프로그래머블 로직 어레이) 타입 회로로 구현되거나, 또는 희망하는 바에 따라 DSP(디지털 신호 프로세서)에 의해 수행될 수 있다. 본 실시예에서는, DSP(135)가 복조화(demodulation), 등화(equalisation) 등과 같은 후속 디지털 처리를 위해 제공된다.
수신기는 안테나(5), RF 필터(103)를 포함하는 아날로그 회로, 후속하여 로컬 발진기 신호(local oscillator signal: LO)를 믹싱하는 믹서(105)를 포함한다. 아날로그 저역 통과 필터(107)에 뒤이어 시그마 델타 타입 ADC(126)가 있다. 시그마 델타 타입 ADC는 디지털 신호를 불필요한 신호에 따라 적응하는 적응 디지털 필터(132)로 공급하여 채널 필터 기능을 전력 효율을 위해 최적화하도록 적응시킨다.
검출기(90)는 적응 디지털 필터(132)보다 훨씬 간단하여 전력을 아끼거나 복잡성을 줄일 수 있다. 일 실시예는 도 7을 참조하여 후술된다. 명백히, 디지털 필터 프로세싱의 적응은 상대적으로 자발적이고, 바꾸어 말하면 시스템을 제어하는 소프트웨어나 회로를 사용하는 애플리케이션의 상위 레벨에 독립적이며, 그리하여 그러한 소프트웨어에 대한 인터페이스에 복잡성을 추가할 필요가 없다. 검출 정보는 전력 레벨, 평균 레벨, 주파수, 주파수 영역, 임계치와의 비교, 신호의 원하는 부분과의 비교, 이러한 것들의 조합 등을 하나 또는 그 이상 포함할 수 있다.
시그마 델타 ADC(126)가 어떻게 구현되는지에 관한 일 실시예의 보다 자세한 내용은 도 4와 도 5에 도시되어 있다. 채널 필터와 데시메이션 기능이 어떻게 구현되는지에 관한 일 실시예의 보다 자세한 내용은 도 6에 도시되어 있다. 도 4에서, ADC(126)는 최소한, 여러 개의 적분기 단계를 포함하는 잡음 정형을 위한 루프 필 터에 신호를 공급하는 감산기(160)를 포함한다. 적분기는 제 1 단계(170) 및 제 2 단계(180)의 두 단계가 도시되어 있으나 통상 더 많은 단계가 사용된다. 이러한 루프 필터의 또 다른 실시예는 도 5에 도시되어 있으며 후술된다. 적분기 단계(170, 180)의 출력은 샘플러(190)로 공급된다. 이는 오버샘플링된 1비트 데이터 스트림을 출력한다. 이는 필터링과 데시메이션을 위해 디지털 프로세싱 부분(132)으로 공급된다. 이는 비록 동일한 하드웨어에서 수행되거나 하나의 필터링 동작에 결합될 수도 있으나, 도 3에 도시된 채널 필터링과 신호 검출에 대해 독립된 기능이다. 데시메이션은 보통 안티 앨리어싱(anti aliasing) 목적을 위한 초기 저역 통과 필터를 필요로 한다. 채널 필터는 대역 통과 기능이 될 수 있으나 도 3의 수신기의 경우에는, IF 회로가 원하는 신호를 최저 주파수로 이동시켜서 채널 선택성이 저역 통과 필터가 될수 있다. 또한 감산기(160)의 다른 입력단으로의 피드백 경로가 디지털-아날로그 컨버터(DAC)(200)를 통하여 존재한다.
이 경우의 시그마 델타 ADC(126)는 신호 전력 정보를 결정하는 검출 회로(90)로 출력을 제공한다. 이 부분은 신호 전력을 ADC(126)의 내부 적분기의 출력으로부터 측정한다. 이는 검출기가 3 개의 서로 다른 신호 레벨--저 전력(신호가 입력되지 않음), 중간 전력(중간 전력 신호가 입력됨), 고 전력(고 전력 신호가 입력됨)--을 인지할 수 있도록 구성될 수 있다. 이러한 신호들은 그들이 디지털 회로를 적응시키는데 사용되는 채널 필터(132)로 입력된다.
(도 5의 실시예에서는 4차인) 잡음 정형을 위한 루프 필터는 적분기, 비교기 그리고 피드포워드 계수로 구성된다. 적분기의 개수는 잡음 정형의 차수를 결정한 다. 피드포워드 계수는 루프 안정성을 보증하도록 전송 기능이 고주파수에서 1차라는 것을 확실하게 하기 위해 사용된다. ADC가 오버드리븐(overdriven) 되었다면, 적분기 상의 출력이 최고 또는 최저 레벨로 제한되는지를 확인하기 위해 클립 레벨(clip level)이나 제한이 있을 수 있다. 이는 시그마 델타 변조기의 큰 신호에 대한 불안정성을 피하기 위함이다. 도 5에 도시된 실시예에서는 4 개의 적분기 단계(300, 310, 320, 330)가 직렬로 연결되어 있다. 마지막 출력을 샘플러로 공급할 뿐만 아니라, 비교기의 출력은 디지털 논리 신호이며, 신호 전력 정보를 출력하는 조합 또는 시간 평균 논리 회로(380)로 공급된다.
이 ADC에서 그러한 RSSI를 구현하기 위해서, 각 적분기 단계의 출력은 기준과의 비교를 위해 개별적으로 비교기(350, 360, 370, 340)로 공급되며, 이 기준은 피드포워드 계수에 의해서 결정되며, 피드포워드 계수는 시그마 델타 변조기가 아직 클립(clip)을 시작하지 않은 것과 같은 방식으로 선택된다. 적분기 출력 레벨이 기준 레벨을 초과하면 RSSI 비트가 설정된다. (서로 다른 비교기에 의해) 설정된 비트의 수는 얼마나 심하게 ADC가 오버드리븐되었는지를 나타낸다. RSSI 출력은 비트 설정을 다양한 방법으로 조합하여서 형성될 수 있다. RSSI 출력 비트는 예를 들면 디지털 필터를 적응시키고 AGC를 설정하고 ADC가 오버로드(overload)되는 것을 피하는데 사용될 수 있다. (본 실시예에서는 4비트인) 비트의 조합은 예를 들면 간단한 AND 게이트에 의해서 가능하다. AND 게이트의 출력이 논리 "1"일 경우, 이는 ADC가 오버드리븐되려고 한다는 것을 의미한다.
RSSI를 발생시키는 또 다른 방식은 비트를 가중 방식(a weighted way)으로 조합시키는 것이다. 시그마 델타 변환기 계수가 그러한 방식으로 설계되어 있기 때문에, 시그마 델타 변환기가 오버드리븐되면 마지막 적분기가 먼저 클리핑되고, 마지막에서 두 번째 적분기가 두 번째로 클리핑 되는 등의 방법으로 설계되어 있고 이러한 방식의 경우 변환기가 성능 면에서 완만하게 감소한다. 단계가 클리핑을 시작하면, 시그마 델타 ADC 루프의 내부 신호를 왜곡한다. 시그마 델타 ADC 루프 전체로서 성능의 감소는 제 4 적분기가 클리핑될 때 가장 낮고, 제 1 적분기의 경우 가장 나쁘다. 이는 제 4 적분기가 루프 필터의 마지막에 위치하기 때문이며, 이는 제 4 적분기의 전단부에서 보다 많은 이득이 있다는 것을 의미한다. 여기서 나오는 오류는 계속 적절하게 동작하고 있는 루프 필터의 부분에 의해서 (양자화 잡음처럼) 정형된다. 가중 RSSI를 사용함으로써, 제 1 적분기로부터 전달되는 RSSI 정보는 제 4 적분기로부터 전달되는 RSSI 정보와 비교해볼 때 더 중요할 수 있다.
도 6에서, ADC와 검출 회로(120, 90)는 디지털 데이터 신호(121), 중간 전력(91)과 고 전력(92)을 나타내는 디지털 전력 정보 신호를 디지털 회로(400)로 출력한다. 디지털 회로는 많은 기능을 포함할 수 있으나, 본 도면에서는 디지털 필터 기능만 도시되었다. 필터는 전력 정보 신호에 의해 적응되도록 구성되어 있다. 이 필터는 (간결성을 위해서 1비트 데이터로 도시되어 있는) 데이터를 저장된 필터 계수와 곱하는 다수의 곱셈기(420)에 공급하기 위해서 직렬 데이터를 병렬 형태로 변환하는 시프트 레지스터(shift register)(430)를 포함한다. 곱셈기에 의한 결과 출력값은 가산기(410)에 의해 더해지고, 출력된다.
본 실시예에서, 적응(adaptation)은 필터 응답의 극단에 있는 필터의 동작을 중지시키거나 일부분의 전원을 끄는 과정을 포함한다. 도 6에서 이는 입력 데이터 값이 필터 계수에 의해서 곱해지기 전에 그들을 차단함으로써 행해진다. 이는 곱셈기 배열의 각 끝 단부의 곱셈기의 일부를 스위칭 오프 하는 스위치(440, 450)를 포함할 수 있다. 작은 수의 스위치(450)는 중간 전력 신호와 연결되어 있고 큰 수의 스위치(440)는 고 전력 신호와 연결되어 있다. 이러한 방식으로 통과 대역 및 저지 대역 주파수는 동일하게 남을 수 있지만 저지 대역 감쇠는 다소 줄어든다. 다른 디지털 필터들, 또는 다른 디지털 기능들이 전력 정보에 의해 사용되고 적응되어 전력 소비를 줄이거나 성능을 향상시켜서, 희망하는 대로, 예를 들면 메모리나 프로세싱 로드를 줄이거나 필터링 성능을 향상시킬 수 있다.
전력 소비를 줄이는 또 다른 방법은 시그마 델타 신호 전력 정보를 사용하여 몇 개의 비트를 필터 계수에서 사용할지를 적응시키는 것이다. 이는 후속적인 연산의 복잡성을 줄이고 전력을 줄이거나 계산 시간이나 계산 리소스를 줄일 수 있다.
통상적인 절차에 걸친 이점은
1) 수신기 전력 소비는 서로 다른 입력 신호 조건에 대해 최적화될 수 있다는 점
2) 언제 전력 절약 모드로 변환하거나 전력 절약 모드에서 나올지에 대한 결정은 독립적이며 그러므로 상위 계층 제어부(higher layer control)에 대해서는 숨겨져 있다는 점이다. 이는 인터페이스의 복잡성을 줄이고 솔루션을 보다 매력적으로 만든다.
통상적인 절차에 걸친 단점 하나는 시그마 델타 ADC에서의 고 전력의 검출은 원하는 강한 신호이거나 또는 강한 간섭 또는 블로커일 수 있다는 것이다. 간섭 또는 블로커라면 충분한 필터 감쇠를 유지하여 이러한 신호를 차단하는 것이 유용하다. 이는 전력에서의 차이가 매우 크지는 않기 때문에 인접 채널 간섭에 적합하다. 특히 3MHz 블로커가 크게 감쇠되어야 하는 GSM에서의 블로커에 대해서, 이 문제는 시그마 델타 ADC의 데이터 출력을 관찰함으로써 해결될 수 있다. 커다란 정현파가 수신될 때, 시그마 델타 ADC의 출력은 펄스 파 변조(pulse wave modulation)처럼 보이는 특색있는 형태를 갖는다. 이 변조는 블로커의 주파수에 따라 반복되며 그러므로 간단한 상관(correlation)을 통해서 검출될 수 있다.
도 7은 신호의 불필요한 부분에 관한 정보를 결정(또는 블로커 검출)하는데 적합한 검출기(90) 부분의 주요 기능의 일부의 개략적인 개관을 도시한다. 이는 도 4의 샘플러(190)의 출력으로 도시된, 데시메이션 이전의 시그마 델타 ADC의 오버샘플링된 디지털 출력을 입력으로 사용한다. 먼저 단계 143에서 정적 값(static value)이 검출된다. 다시 말해서 디지털 출력의 비변화(lacks of change)가 검출된다. 다음으로 단계 144에서, 값에서의 마지막 변화 이래의 시간이 결정된다. 즉, 마지막 정적 값으로부터 현재 정적 값까지의 주기가 계산된다. 단계 145에서 검출기는 변화 사이에 특색있는 또는 일반적인 주기, 상대적으로 자주 재발생하는 주기가 있는지를 결정한다. 특색있는 주기는 현재 간섭자(interferer)가 있음을 나타낸다. 이는 채널 필터링 양의 증가를 조절하여 간섭의 영향을 줄이는데 사용될 수 있다. 또는 필터링의 증가는 원하는 신호의 강도에 좌우되어 생길 수도 있다. 원한다면, 필터가 적절하게 적응될 수 있도록 하기 위해 간섭자의 주파수를 결정할 수 있 다. 이는 예를 들면 검출기의 중간 및 고 전력 출력(91, 92)을, 검출된 간섭자가 없다는 점 또는 검출된 간섭자의 레벨과 주파수에 좌우되게 만드는 단계를 포함할 수 있다. 주파수는 대략 1/주기와 같다. 이 값은 필터 적응 제어부(filter adaptation control)로 출력될 수 있다. 이는 예컨대 필터 계수를 변경하여 예를 들면 통과 대역 주파수나 기울기 비율을 변경하는데 사용될 수 있다.
도 7에 도시된 이 스텝들을 구현하고 정적 출력 시퀀스 사이의 주기들이 무엇인지 파악하는데 사용되는 프로그램의 예는 후술하는 바와 같이 구성될 수 있다. 잘 알려진 MATLAB 언어 또는 다른 통상적으로 사용되는 언어를 사용할 수 있다. 후술하는 단계들은 특정 컴퓨터 언어가 아닌 일반적인 용어로 기술된다.
단계 1 : 이전 시그마 델타 오버샘플링된 디지털 출력을 로드한다.
단계 2 : 현재 출력을 로드한다.
단계 3 : 현재와 과거 출력을 비교하여 출력이 정적인지 알아본다.
단계 4 : 정적이라면, ADC의 출력중에 몇 개의 샘플이 정적인지 계수하는 카운터를 시작한다.
단계 5 : 예를 들어 5 개의 샘플이 동일하게 유지된다면, 주기의 샘플 수를 계수하는 주기 카운터를 시작한다.
단계 6 : 신호가 일정하기를 멈추고 또 다른 일정 주기가 검출되면 주기 카운터를 중지한다.
단계 7 : 단계 2에서 6까지 반복하여 (도 9 내지 11의 히스토그램과 같은) 서로 다른 주기의 발생 횟수의 프로파일(profile)을 구축한다.
단계 8 : 프로파일의 최대치를 사전결정된 임계치와 비교한다.
단계 9 : 주어진 소정의 기간을 넘어 임계치를 초과하였다면, 주기 간섭자(periodic interferer)가 존재한다고 추론하고, 주기 간섭자의 전력 레벨을 등장 횟수로부터, 주기 간섭자의 주기를 최대치의 주기로부터 유도한다.
실제 문제로서, 이러한 단계들은 예를 들면 ASIC 또는 FPGA에서 로직으로, 또는 예를 들면 표준 언어로 작성된 소프트웨어를 실행하도록 구성된 프로세서에서 구현될 수 있다.
도 8 및 9는 시그마 델타 ADC를 UMTS 모드에서 153.6MHz로 구동한 예의 출력 그래프를 도시한다. 도 8은 두 개의 선, 시그마 델타로의 아날로그 입력(파선)과 디지털 시그마 델타 출력(실선)을 도시한다. 하단의 단위는 시그마 델타 출력에 대한 샘플 시간을 알려준다. 이는 원하는 큰 신호가 있을 경우를 위한 것이다. 시그마 델타의 출력은 쉽게 식별할 수 있는 패턴을 갖지 않고 꽤 무작위이다.
도 9는 시그마 델타 출력의 중요한 플랫 패치(significant flat patches) 사이의 측정된 주기를 보여주는 동일한 실시예에 대한 히스토그램을 도시한다. 샘플 개수 100개에서의 최대치는 0으로부터 충분히 멀어서 관심 영역 바깥에 위치하는 주파수이다. 이는 수신기의 경우 원하는 주파수는, 이 경우에는 0 I.F 타입 구성(a zero I.F. type arrangement)인, 최저 주파수라는 것을 가정한다.
도 10은 도 8의 그래프와 유사한 그래프이지만, 입력 신호가 5MHz 변조 간섭자(즉, 또 다른 UMTS 채널)에 의해 지배되는 경우이다. 이 경우 구형파가 나타나기 시작한다. 이 구형파의 주파수는 간섭자의 주파수와 관계된다. 도 11은 도 10의 경 우에 대해 각 출력 변화 사이의 주기의 주파수의 히스토그램을 도시한다. 두 개의 히스토그램을 비교하여 보면 두 상황 사이에 중대한 차이가 있으며 이 차이는 커다란 원하는 신호/간섭자의 존재 또는 부존재를 검출하는데 사용될 수 있다. 또한 간섭자의 주파수는 히스토그램의 주기가 어디 있는가를 살펴봄으로써 측정할 수 있다.
장점들은 많은 시그마 델타 ADC 애플리케이션에 관한 것이다. 전력을 줄인다는 장점은 특히 휴대용 이동 수신기와 같은 배터리 전력 또는 이동 애플리케이션에 관계되어 있다.
결론적으로, 위에서 기술되었던 것처럼, 수신기는 시그마 델타 ADC와 적응 디지털 필터를 사용한다. 검출기 회로는 신호의 불필요한 부분에 관한 정보를 오버샘플링된 디지털 신호로부터 필터링 전에 검출하며, 검출된 정보를 필터에 피드포워드하여 필터를 적응시킨다. 필터의 출력을 피드팩하기보다 검출 정보를 피드포워드 함으로써, 적응은 원치 않는 간섭에서의 빠른 변화에 보다 빠르게 반응할 수 있다. 이는 필터가 정확히 적응하기도 전에 무수한 수의 에러를 초래하는 간섭의 갑작스런 증가의 위험 없이, 간섭이 낮을 때 필터링을 감소시켜 전력을 줄일 수 있게 한다. 필터는 오버샘플링된 디지털 신호를 수신하며 데시메이션과 채널 필터링을 하나의 단계에서 조합시킨다. 청구항의 범주 안에서 다른 변경이나 실시예들은 당업자에게 자명할 것이다.
본 명세서와 청구항에서 구성요소 앞의 "하나" 또는 "하나의"라는 단어는 그러한 구성요소의 복수의 존재를 배제하지 않는다. 나아가, "포함한다"라는 단어는 나열된 구성요소나 단계 이외의 다른 구성요소나 단계의 존재를 배제하지 않는다.
청구항에서 괄호 안의 참조 부호의 포함은 이해를 돕기 위한 의도이며 제한을 의미하지 않는다.
본 명세서를 읽고난 후 다른 수정들이 당업자에게 자명할 수 있다. 그러한 수정들은 아날로그-디지털 변환 회로와 그러한 회로를 사용하는 애플리케이션의 기술 분야의 당업자에게 이미 공지된 다른 특징을 포함할 수 있고 본 명세서에 기술된 특징을 대신하여 또는 함께 사용될 수 있다.

Claims (16)

  1. 회로에 있어서,
    입력 신호를 디지털 신호로 변환하는 아날로그-디지털 변환기(an analogue to digital converter: ADC)(120, 126), 상기 디지털 신호를 필터링 하는 적응 디지털 필터(an adaptive digital filter)(130, 132), 상기 입력 신호 또는 상기 필터 전의 상기 디지털 신호로부터 상기 입력 신호의 불필요한 부분에 관한 정보를 검출하는 검출기(90), 상기 검출된 정보를 상기 필터로 피드포워드(feed forward)하는 수단을 포함하며, 상기 필터는 상기 정보에 따라서 적응하도록 구성된
    회로.
  2. 제 1 항에 있어서,
    상기 입력 신호는 다수의 채널을 포함하며,
    상기 디지털 필터는 원하는 채널을 선택하는 채널 필터를 포함하는
    회로.
  3. 제 1 항 또는 제 2 항에 있어서,
    상기 ADC는 오버샘플링된(oversampled) 디지털 신호를 출력하는 변조기(160, 170, 180)를 갖는 시그마 델타 ADC(a sigma delta ADC) 및 데시메이터(decimator)를 포함하는
    회로.
  4. 제 2 항에 종속하는 제 3 항에 있어서,
    상기 디지털 필터는 상기 오버샘플링된 디지털 신호를 수신하고 상기 ADC 데시메이터 동작과 상기 채널 필터 동작을 조합하도록 구성된
    회로.
  5. 제 3 항 또는 제 4 항에 있어서,
    상기 검출기는 상기 오버샘플링된 디지털 신호로부터 상기 신호의 상기 불필요한 부분을 검출하도록 구성된
    회로.
  6. 제 5 항에 있어서,
    상기 검출기는 상기 불필요한 부분에 대응하여, 다수의 시퀀스가 얼마나 자주 상기 오버샘플링된 디지털 신호에서 발생하는지를 검출하도록 구성된
    회로.
  7. 제 1 항 내지 제 6 항 중 어느 한 항에 있어서,
    상기 검출기는 상기 불필요한 부분의 주파수를 결정하는 회로를 포함하는
    회로.
  8. 제 1 항 내지 제 7 항 중 어느 한 항에 있어서,
    상기 검출기는 상기 입력 신호의 원하는 부분과 불필요한 부분에 관한 정보를 결정하는 회로를 포함하며, 상기 디지털 필터는 상기 원하는 부분과 상기 불필요한 부분에 관한 상기 정보의 비교에 따라서 적응가능한
    회로.
  9. 제 8 항에 있어서,
    상기 디지털 필터는 상기 비교가 약한 신호를 나타내는 경우에 비하여 상기 비교가 강한 신호를 나타내는 경우 감소된 양의 프로세싱을 수행하도록 구성된
    회로.
  10. 제 1 항 내지 제 9 항 중 어느 한 항에 있어서,
    상기 적응 디지털 필터는 필터 차수, 필터 계수 및 양자화 레벨(quantisation level) 중 어느 것에 대해서도 적응되도록 구성된
    회로.
  11. 제 1 항 내지 제 10 항 중 어느 한 항에 있어서,
    상기 정보에 따라서 동작 가능한 신호를 복조하도록 구성된 회로(135)를 더 포함하는
    회로.
  12. 제 1 항 내지 제 11 항 중 어느 한 항에 있어서,
    상기 ADC는 잡음 정형 회로(noise shaping circuit)(170, 180)를 포함하며, 상기 검출기는 상기 잡음 정형 회로의 출력을 사용하도록 구성된
    회로.
  13. 제 12 항에 있어서,
    상기 잡음 정형 회로는 둘 이상의 직렬 결합된 적분기 단계(series coupled integrator stages)를 포함하며, 둘 이상의 상기 단계의 출력은 상기 검출기에 연결된
    회로.
  14. 제 13 항에 있어서,
    상기 검출기는 상기 둘 이상의 단계의 상기 출력을 조합하여 상기 단계의 선행 단계에 더 많은 비중을 두는 회로(380)를 포함하는
    회로.
  15. 제 1 항 내지 제 14 항 중 어느 한 항의 상기 회로를 갖는 집적 회로.
  16. 제 1 내지 14 항 중 어느 한 항의 상기 회로를 갖는 이동 배터리 전력 기기(a mobile battery powered device).
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