JP2014045409A - 受信装置及び受信方法 - Google Patents

Abstract

【課題】ＡＤ変換回路の高ダイナミックレンジを維持し、かつ、ＡＤ変換回路への過入力を防ぐ手法が要望されていた。
【解決手段】入力されるアナログ信号を所定の制御信号によって制御される利得にて増幅する可変利得増幅回路と、所定の周波数特性を有し、可変利得増幅回路から出力される利得制御されたアナログ信号をデジタル信号に変換するアナログデジタル変換回路を備える。また、アナログデジタル変換回路と同様の周波数特性を有し、アナログデジタル変換回路に入力される信号のレベルと所定の閾値との比較結果に応じた信号を出力するオーバーロード検出回路を備える。そして、このオーバーロード検出回路から出力される信号と他の信号のうち、可変利得増幅回路の利得をより下げる信号を選択し、該選択した信号に基づいて可変利得増幅回路の利得を制御する。
【選択図】図５

Description

本開示は、周波数特性を持つアナログデジタル変換回路を備えるチューナ等に適用して好適な受信装置及び受信方法に関する。

現在の我が国のテレビジョン放送はデジタル放送である。テレビジョン受像機もデジタル放送を高品位な信号に復調するために、復調回路のデジタル化が進められている。

図１は、テレビジョン受像機のチューナに用いられる受信装置の一例を示す機能ブロック図である。
図１に示す受信装置１０は、アンテナ１、ＲＦフィルタ２、可変利得増幅回路３、ＲＦフィルタ４、周波数変換回路５、アナログデジタル変換回路（図１ではＡＤＣと表記）６、オーバーロード検出回路７、積分器８、選択回路９を備えて構成される。この受信装置１０は、アナログデジタル変換回路（以下、ＡＤ変換回路と称す）６の出力信号の振幅情報に基づいて可変利得増幅回路３の利得を制御する自動利得制御システムである。

ＲＦフィルタ２，４は、アンテナ１を用いて高周波（RF:Radio Frequency）帯域の信号を受信するときに、受信信号の品質劣化につながる妨害波信号を抑圧する目的で用いられる。すなわち、ＲＦフィルタ２，４は、希望する周波数帯域の信号を通過し、それ以外の周波数帯域の信号を遮断するバンドバスフィルタの機能を有する。可変利得増幅回路３は、受信信号のレベル（振幅）を大きくするための増幅回路であり、与えられた制御電圧によって利得が線形もしくは対数線形に変化する。

周波数変換回路５は、搬送波で変調されている放送波信号を、ＡＤ変換回路６で処理できる周波数帯域までダウンコンバートするために用いられる。周波数変換回路５としては、例えばミキサが適用される。ミキサには周知の局部発振器であるＰＬＬ（Phase Locked Loop）から局部発振信号（ＬＯ信号）が入力され、受信した信号と掛け合わされて中間周波信号（以下、「ＩＦ」とも称す）が出力される。

ＡＤ変換回路６は、受信信号をアナログ信号からデジタル信号へ変換するために用いられる。ＡＤ変換回路６には、例えば、周波数特性を持つΔΣ（Ｄｅｌｔａ−Ｓｉｇｍａ）型ＡＤ変換回路などが用いられる。

オーバーロード検出回路７は、受信信号の品質を劣化させる妨害波信号を検波（検出）するための回路である。検波する妨害波信号のレベルは希望波信号よりも十分に大きいため、希望波信号によって検波が行われることはない。

図２に、従来のオーバーロード検出回路の構成例を示す。
図２に示すオーバーロード検出回路７は、コンパレータ回路１１及びピークホールド回路１２を備えて構成される。コンパレータ回路１１は、入力信号の振幅を予め設定した参照信号の出力値（閾値）と比較し、その結果を出力する回路である。出力信号は１ビットもしくは多ビットで構成される。ところで、変調波信号では信号のピーク部分がインパルス信号に近い形状になるため、時定数の大きい積分器のみでは、コンパレータ回路１１の出力を積分することができない。そこで、ピークホールド回路１２を積分器８の前段におくことで、信号のピーク値を保持し、コンパレータ回路１１の出力の積分を可能とする。

図１の受信装置１０の説明に戻る。積分器８は、オーバーロード検出回路７から出力された、１ビットもしくは多ビットの信号を積分するための回路である。

選択回路９は、復調回路から出力される自動利得制御系ループの制御信号、又はオーバーロード検出回路７のオーバーロード系ループの制御信号を選択するための回路である。通常は自動利得制御系ループが選択されるように設定されており、妨害波信号によってオーバーロード検出回路７が動作するとき、可変利得増幅回路３の利得をより下げるループが選択される。このように、選択回路９は、設定によって任意に自動利得制御系ループを切り換える、もしくは、入力された信号（電圧）の最大値もしくは最小値を選択する。

一般的な自動利得制御システムにおいては、ＡＤ変換回路６に入力される希望波信号のレベルは、復調回路からの自動利得制御系ループによって適切に制御される。ただし、妨害波信号が存在するときは、復調回路からの制御信号を利用した自動利得制御系ループは妨害波を考慮した制御ができない。そのため、特に希望波信号と比べて大きな妨害波信号が存在するときは、信号歪みの他にＡＤ変換回路６への過入力が問題となる。ＡＤ変換回路６への過入力が起こると、信号の情報が失われ、ΔΣ型ＡＤ変換回路などでは発振してしまう可能性があるので、ＡＤ変換回路６への過入力は防がなければならない。

図３は、あるΔΣ型ＡＤ変換回路の周波数特性（破線）と、ある妨害波信号が存在する場合のΔΣ型ＡＤ変換回路に入力される信号のスペクトラムを示す図である。
妨害波信号の周波数帯域が希望波信号の周波数帯域から大きく離れていれば、ＲＦフィルタ２，４によって妨害波信号（妨害波信号Ａ）のレベルは十分抑圧される。一方、妨害波信号の周波数帯域が近い場合は、ＲＦフィルタ２，４による抑圧量はその特性上小さくなるので、妨害波信号がほぼそのままＡＤ変換回路６に入力されてしまう。これを防ぐために、オーバーロード検出回路７で妨害波信号のレベルを検波して、その情報を基に可変利得増幅回路３の利得を制御し、妨害波信号を適切なレベルへと下げる必要がある。このとき、選択回路９によって、復調回路からの自動利得制御系ループの制御信号とオーバーロード検出回路７からのオーバーロード系ループの制御信号のうち、利得をより下げる方が選択される。

例えば、急峻な遮断特性を有するアンチエリアシングフィルタを必要とすることなくＡＧＣ機能を実現するための無線受信装置について提案されている（例えば、特許文献１参照。）。

特開２０１１−６１６６０号公報（図１）

しかし、上記のような構成をとると、ΔΣ型ＡＤ変換回路のような周波数特性を持つＡＤ変換回路では、ダイナミックレンジの有効活用ができないという問題がある。以下にその理由を説明する。

図４は、ＡＤ変換回路６の周波数特性を考慮したオーバーロード検出回路７の閾値の設定例を示す説明図である。
周波数特性を持つＡＤ変換回路６では、例えば周波数が高くなるとＡＤ変換回路６自身が利得（ΔＧａｉｎ）を持つ。図３の妨害波信号Ｂでは、ＡＤ変換回路６の周波数特性によって信号レベルが増大している。そのため、その周波数帯域に妨害波信号（妨害波信号Ｂ）が存在したときの過入力を防ぐ目的で、検波用の閾値はその利得分下げる必要がある（図４参照）。図４の破線は、ＡＤ変換回路６の周波数特性がフラットである周波数帯域での最適閾値である。一方、実線は、ＡＤ変換回路６の周波数特性を考慮した実際の閾値である。

そのようなＡＤ変換回路６の周波数特性を考慮した閾値では、妨害波信号の周波数帯域がさらに希望波信号に近い場合（妨害波信号Ｃ）、つまりＡＤ変換回路６の周波数特性がフラットな周波数帯域でも、オーバーロード検出回路７はより低い信号レベルで検波してしまう。このとき、ＡＤ変換回路６への過入力の問題は解消されるが、オーバーロードが検出され、可変利得増幅回路３の利得をより下げる制御が行われる。可変利得増幅回路３の利得がより下げられることによって、ＡＤ変換回路６のフラットな周波数特性に合わせて設定した閾値での特性と比較すると、システムとしてＣ／Ｎ比（Carrier to Noise ratio）が劣化してしまう。つまり、ＡＤ変換回路６の周波数特性がフラットな周波数帯域に妨害波信号がある場合は、ＡＤ変換回路６のダイナミックレンジが有効活用できていないことになる。これはチューナーシステムの妨害波耐性の劣化を意味する。

従来の解決策の一例として、ＡＤ変換回路の入力に周波数特性が急峻なフィルタを置くことで、妨害波信号そのものを大きく抑圧する方法がある。だが、その手法では、回路規模の増大に伴うコスト及び消費電流の増大が避けられない。また、ΔΣ型ＡＤ変換回路のような高ダイナミックレンジを持つＡＤ変換回路を用いるメリットもなくなってしまうという不都合がある。

特許文献１では、ＡＤＣ（７）の高ダイナミックレンジを維持し、かつ、妨害波信号によるＡＤＣ（７）への過入力を防ぐことについて言及していない。

以上の状況から、ＡＤ変換回路の高ダイナミックレンジを維持し、かつ、ＡＤ変換回路への過入力を防ぐ手法が要望されていた。

本開示の一側面における受信装置は、入力されるアナログ信号を所定の制御信号によって制御される利得にて増幅する可変利得増幅回路と、所定の周波数特性を有し、可変利得増幅回路から出力される利得制御されたアナログ信号をデジタル信号に変換するアナログデジタル変換回路を備える。また、アナログデジタル変換回路と同様の周波数特性を有し、アナログデジタル変換回路に入力される信号のレベルと所定の閾値との比較結果に応じた信号を出力するオーバーロード検出回路を備える。そして、このオーバーロード検出回路から出力される信号と他の信号のうち、可変利得増幅回路の利得をより下げる信号を選択し、該選択した信号に基づいて可変利得増幅回路の利得を制御する。

本開示の一側面によれば、アナログデジタル変換回路と同様の周波数特性を持つオーバーロード検出回路が、当該アナログデジタル変換回路と並列に接続される。これにより、アナログデジタル変換回路の周波数特性に応じた閾値設定が可能となり、アナログデジタル変換回路のダイナミックレンジをそのまま利用できる。

本開示の少なくとも一つの実施の形態によれば、周波数特性を持つアナログデジタル変換回路の高ダイナミックレンジを維持しつつ、アナログデジタル変換回路への過入力を防ぐことができる。

テレビジョン受像機のチューナに用いられる受信装置の一例を示す機能ブロック図である。 従来のオーバーロード検出回路の構成例である。 あるΔΣ型ＡＤ変換回路の周波数特性（破線）と、ある妨害波信号が存在する場合のΔΣ型ＡＤ変換回路に入力される信号のスペクトラムを示す図である。 ＡＤ変換回路の周波数特性を考慮したコンパレータ回路の閾値の設定例を示す説明図である。 本開示の第１の実施形態に係るオーバーロード検出回路が用いられたテレビジョン受像機のチューナの受信装置の一例を示す機能ブロック図である。 図５に示すオーバーロード検出回路の構成例を示す機能ブロック図である。 図５に示すオーバーロード検出回路における閾値の周波数特性例を示す説明図である。 アナログ回路で構成された積分器の一例である。 デジタル回路で構成された積分器の一例である。 ＡＤ変換回路の周波数特性例、及びオーバーロード検出回路内のフィルタ通過経路／フィルタなし経路の周波数特性例を示す説明図である。 本開示の第２の実施形態に係るオーバーロード検出回路の構成例を示す機能ブロック図である。 図１１に示したオーバーロード検出回路をアナログ回路で構成した例を示す回路図である。 本開示の第３の実施形態に係るオーバーロード検出回路の構成例を示す機能ブロック図である。 本開示の第２の実施形態の変形例に係る、オーバーロード検出回路の構成例を示す機能ブロック図である。 本開示の第３の実施形態の変形例に係る、オーバーロード検出回路の構成例を示す機能ブロック図である。

以下、本発明を実施するための形態（以下、実施形態という）の例について説明する。本明細書及び図面において、実質的に同一の機能又は構成を有する構成要素については、同一の符号を付することにより重複する説明を省略する。説明は以下の順序で行う。
１．第１の実施形態（オーバーロード検出回路：コンパレータ回路の前にＡＤ変換回路と同様の周波数特性を持つフィルタ回路を備える例）
２．第２の実施形態（オーバーロード検出回路：フィルタ通過経路と通過しない経路の信号を加算した後に閾値と比較した例）
３．第３の実施形態（オーバーロード検出回路：フィルタ通過経路と通過しない経路のそれぞれの信号と閾値を比較し、その出力の論理和をとる例）
４．その他（変形例）

＜１．第１の実施形態＞
図５は、本開示の第１の実施形態に係るオーバーロード検出回路が用いられたテレビジョン受像機のチューナの受信装置の一例を示す機能ブロック図である。図５において、図１と対応する部分には同一符号を付してある。本例の受信装置２０のオーバーロード検出回路２１以外の構成は、図１の受信装置１０と同じであるため、説明を割愛する。なお、図５では、ＡＤ変換回路６の出力信号の振幅情報に応じて可変利得増幅回路３の利得を制御するための信号を出力する復調回路２２を記載している。

図６は、図５のオーバーロード検出回路２１の構成例を示す機能ブロック図である。
図６に示すオーバーロード検出回路２１は、フィルタ回路３１と、コンパレータ回路３２と、ピークホールド回路３３を備えて構成される。コンパレータ回路３２とピークホールド回路３３は、図２のコンパレータ回路１１及びピークホールド回路１２と同様の機能を備える。コンパレータ回路３２は、単純な比較結果の出力機能を有するだけではなく、ΔΣ型出力すなわちオーバーサンプリングでの出力を行うよう構成することにより、低ノイズの信号を出力することもできる。

本開示では、オーバーロード検出回路２１が備えるコンパレータ回路３２の前段にフィルタ回路３１を挿入する。すなわち、ＡＤ変換回路６と同様の周波数特性を持つフィルタ回路３１を備えるオーバーロード検出回路２１が、ＡＤ変換回路６と並列に接続される。フィルタ回路３１は、ＡＤ変換回路６と同様の周波数特性を持つ。すなわち、例えばＡＤ変換回路６の利得が高域通過型（ＨＰＦ型）であれば高域通過型の周波数特性を持ち、ＡＤ変換回路６の利得が低域通過型（ＬＰＦ型）であれば低域通過型の周波数特性を持つ。このフィルタ回路３１によって、ΔΣ型ＡＤ変換回路のような周波数特性を持つＡＤ変換回路６において、ダイナミックレンジの有効活用が可能となる。以下にその理由を説明する。

ＡＤ変換回路６と同様の周波数特性を持つフィルタ回路３１によって、ＡＤ変換回路６の出力信号と同様の信号波形がコンパレータ回路３２に入力されるため、ＡＤ変換回路６の周波数特性に応じた閾値設定が可能となる。一例として、ＡＤ変換回路６の周波数特性（図３参照）がフラットな周波数帯域での最適な閾値をコンパレータ回路３２に設定する。この最適閾値は、ＡＤ変換回路６の過入力、Ｃ／Ｎ比、信号歪みのトレードオフで決定される。

この周波数帯域に妨害波信号が存在するとき(妨害波信号Ｃ)は、当然ながらオーバーロード検出回路７によって最適な閾値で妨害波信号が検波される。ＡＤ変換回路６が利得を持つ周波数帯域で、かつ、ＲＦフィルタ２，４の抑圧量が小さい周波数帯域に妨害波信号が存在するとき(妨害波信号Ｂ)であっても、フィルタ回路３１によって妨害波信号のレベルがＡＤ変換回路６の周波数特性分補正される。そのため、過入力とならない最適なレベルで検波することができる。つまり、どの周波数帯域に妨害波信号が存在する場合であっても、ＡＤ変換回路６のダイナミックレンジを有効活用することが可能となり、システムの妨害波耐性が向上する。
この動作は、オーバーロード検出回路７全体を一つのブロックとして見た場合、あたかも閾値がＡＤ変換回路６の周波数特性（図３参照）の逆特性を持っている動作に等しい（図７参照）。図７の実線は、フィルタ回路３１配置による利得を考慮したオーバーロード検出回路２１の閾値であり、実質的に周波数特性を持つ。

積分器８は、実装の仕方として、アナログ回路とデジタル回路による方法がある。
図８は、アナログ回路で構成された積分器の一例である。図８Ａの積分器８Ａは、抵抗素子４１と容量素子４２により構成した例、図８Ｂの積分器８Ｂは、オペアンプ４３と抵抗素子４４と容量素子４５により構成した例を示す。これらの積分器は、抵抗素子と容量素子の組み合わせに応じた時定数を持つ。回路の時定数は受信する信号の周波数に応じて、例えばテレビジョン放送方式等に応じて最適化する。

図９は、デジタル回路で構成された積分器の一例である。本例の積分器８Ｃは、所定の増幅率を持つ増幅器４６と加算器４７から構成されている。増幅器４６により所定の増幅率で増幅された信号が加算器４７に入力される。また、加算器４７には、該加算器４７から出力された信号がＺ逆変換されて再び加算器４７に入力される。これにより、加算器４７にて現在の信号と復元された一つ前の信号が加算されて出力される。

上述のとおり、第１の実施形態の受信装置において、ＡＤ変換回路（例えばΔΣＡＤ変換回路）と同じ受信信号が入力されるオーバーロード検出回路に、ＡＤ変換回路と同様の周波数特性を持つフィルタ回路を設けた。それにより、周波数特性を持つＡＤ変換回路と自動利得制御システムを備える受信装置において、妨害波信号の周波数にかかわらず妨害波耐性を向上することができる。

＜２．第２の実施形態＞
図１０は、ＡＤ変換回路６の周波数特性例、及びオーバーロード検出回路２１内のフィルタ通過経路／フィルタなし経路の周波数特性例を示す説明図である。
図３に破線で示したＡＤ変換回路６（図５参照）の周波数特性と同じ周波数特性をフィルタ回路３１のみで実現することは設計難度が高く、またフィルタ回路３１のフレキシビリティ（柔軟性もしくは融通性）もあまりないので、有用性が低い。そこで、図１０に示すとおり、フィルタ回路を通過する経路の周波数特性５１と通過しない経路の周波数特性５２の２つの周波数特性を組み合わせることで、ＡＤ変換回路６と同等の周波数特性５３を実現することが望ましい。これらの回路例を図１１〜図１３を参照して説明する。

図１１は、本開示の第２の実施形態に係るオーバーロード検出回路の構成例を示す機能ブロック図である。
図１１に示すオーバーロード検出回路２１Ａは、可変利得増幅回路６１と、帯域可変フィルタ回路６２と、可変利得増幅回路６３と、加算器６４と、コンパレータ回路３２と、ピークホールド回路３３を備えて構成される。帯域可変フィルタ回路６２は、ＡＤ変換回路６の周波数特性（例えば周波数特性５３）における通過帯域に対応する通過帯域（例えば周波数特性５１）を設定可能である。加算器６４は、帯域可変フィルタ回路６２に入力されて通過した信号と、帯域可変フィルタ回路６２に入力されない信号を加算し、コンパレータ回路３２へ出力する。

上記構成のオーバーロード検出回路２１Ａでは、帯域可変フィルタ回路６２を通過する経路（可変利得増幅回路６１と帯域可変フィルタ回路６２）の信号と、帯域可変フィルタ回路６２を通過しない経路（可変利得増幅回路６３）の信号を加算器６４により加算する。そして、コンパレータ回路３２において、加算後の信号を参照信号（閾値）と比較することによって、オーバーロードを検出する。２つの経路にある可変利得増幅回路６１，６３によってそれぞれの経路の利得が決まるので、ＡＤ変換回路６と同等の周波数特性になるように可変利得増幅回路６１，６３の利得α，βを決定する。

図１２に、図１１に示したオーバーロード検出回路２１Ａをアナログ回路で構成した例を示す。図１２において、図１１と対応する部分には同一符号を付し、説明を割愛する。
図１２の例では、可変利得増幅回路６１を、オペアンプ７１、抵抗素子Ｒ７１Ａ，Ｒ７１Ｂ、及び可変抵抗素子Ｒ７１Ｃからなる反転型増幅回路により構成している。
同様に、帯域可変フィルタ回路６２を、オペアンプ７２、抵抗素子Ｒ７２Ａ、可変抵抗素子Ｒ７２Ｂ、及び容量素子Ｃ７２Ａ，Ｃ７２Ｂからなる非反転型微分回路により構成している。容量素子Ｃ７２Ｂは発散防止用である。
また、可変利得増幅回路６３を、オペアンプ７３、抵抗素子Ｒ７３Ａ，Ｒ７３Ｂ、及び可変抵抗素子Ｒ７３Ｃからなる反転型増幅回路により構成している。
また、加算器６４を、オペアンプ７４と、抵抗素子Ｒ７４Ａ，Ｒ７４Ｂ，Ｒ７４Ｃ，Ｒ７４Ｄからなる反転型加算回路により構成している。

＜３．第３の実施形態＞
図１３は、本開示の第３の実施形態に係るオーバーロード検出回路の構成例を示す機能ブロック図である。図１３において、図１１と対応する部分には同一符号を付し、説明を割愛する。
図１３に示すオーバーロード検出回路２１Ｂは、可変利得増幅回路６１と、帯域可変フィルタ回路６２と、可変利得増幅回路６３と、コンパレータ回路８１，８２と、論理和回路（ＯＲゲート）８３と、ピークホールド回路３３を備えて構成される。オーバーロード検出回路２１Ｂでは、帯域可変フィルタ回路６２を通過する経路と通過しない経路のそれぞれで、各経路の信号を閾値と比較する。そして、論理和回路８３において、各々の経路におけるコンパレータ回路８１，８２の出力の論理和をとることでオーバーロードを検出する。可変利得増幅回路６１，６３の利得は、図１１の場合で決定された利得と同じでよい。

図１１及び図１３のどちらの構成例でも、可変利得増幅回路の利得と帯域可変フィルタ回路のカットオフ周波数（もしくは通過帯域）を可変にしておくことで、設計値と実際の回路の周波数特性との誤差を補正することが可能となる。それゆえ、第２及び第３の実施形態では、第１の実施形態における効果の他、オーバーロード検出回路において周波数特性の調整がしやすくなり、ＡＤ変換回路６と同様の周波数特性を実現することが容易となる効果がある。

＜４．その他＞
［第２の実施形態の変形例］
図１４は、本開示の第２の実施形態（図１１参照）の変形例に係る、オーバーロード検出回路の構成例を示す機能ブロック図である。図１４において、図１１と対応する部分には同一符号を付し、説明を割愛する。

図１４に示すオーバーロード検出回路２１Ｃは、オーバーロード検出回路２１Ａの可変利得増幅回路６３と加算器６４の間に、更に帯域可変フィルタ回路９１を備えた構成である。帯域可変フィルタ回路９１は、例えば図１０における周波数特性５１と周波数特性５２が重なる部分（又はその付近）よりも低い周波数帯で低域通過型の周波数特性を持つ。そして、帯域可変フィルタ回路９１は、可変利得増幅回路６３から出力される利得制御された信号を、上記の周波数特性に基づいてフィルタリング（通過又は遮断）し、フィルタリング後の信号を加算器６４に出力する。

この構成によって、例えばＡＤ変換回路６が帯域除去型（構成が変われば、帯域通過型）の周波数特性を持つ場合でも、設計値と実際の回路の周波数特性との誤差を補正することが容易になる。また、このような帯域可変フィルタ回路９１を備えた場合でも、帯域可変フィルタ回路９１の周波数特性を周波数特性５１よりも高い周波数にカットオフを持つよう調整することによって、オーバーロード検出回路２１Ｃは、周波数特性５３と同様の、即ちＡＤ変換回路６と同様の周波数特性を持つことができる。

［第３の実施形態の変形例］
図１５は、本開示の第３の実施形態（図１３参照）の変形例に係る、オーバーロード検出回路の構成例を示す機能ブロック図である。図１５において、図１３と対応する部分には同一符号を付し、説明を割愛する。

図１５に示すオーバーロード検出回路２１Ｄは、オーバーロード検出回路２１Ｂの可変利得増幅回路６３とコンパレータ回路８２の間に、更に帯域可変フィルタ回路９１を備えた構成である。帯域可変フィルタ回路９１は、可変利得増幅回路６３から出力される利得制御された信号を、上述した周波数特性に基づいてフィルタリング（通過又は遮断）し、フィルタリング後の信号をコンパレータ回路８２に出力する。

この構成によって、例えばＡＤ変換回路６が帯域除去型（構成が変われば、帯域通過型）の周波数特性を持つ場合でも、設計値と実際の回路の周波数特性との誤差を補正することが容易になる。また、このような帯域可変フィルタ回路９１を備えた場合でも、帯域可変フィルタ回路９１の周波数特性を周波数特性５１よりも高い周波数にカットオフを持つよう調整することによって、オーバーロード検出回路２１Ｄは、周波数特性５３と同様の、即ちＡＤ変換回路６と同様の周波数特性を持つことができる。

上述した第１〜第３の実施形態例及びそれらの変形例に係る受信装置は、テレビジョン受像機のチューナに用いた例として説明したが、適用対象はテレビジョン受像機には限られない。例えば、ラジオ受像機の他、高周波信号を受信する受信装置全般に適用することができる。

また、上述した第１〜第３の実施形態例及びそれらの変形例では、各オーバーロード検出回路が高域通過型の周波数特性５３を持つ例を説明したが、オーバーロード検出回路の周波数特性がＡＤ変換回路６と同様の周波数特性であればよく、この例に限られない。

なお、本開示は以下のような構成も取ることができる。
（１）
入力されるアナログ信号を所定の制御信号によって制御される利得にて増幅する可変利得増幅回路と、
所定の周波数特性を有し、前記可変利得増幅回路から出力される利得制御された前記アナログ信号をデジタル信号に変換するアナログデジタル変換回路と、
前記アナログデジタル変換回路と同様の周波数特性を有し、前記アナログデジタル変換回路に入力される信号のレベルと所定の閾値との比較結果に応じた信号を出力するオーバーロード検出回路と、
前記オーバーロード検出回路から出力される信号と他の信号のうち、前記可変利得増幅回路の利得をより下げる信号を選択し、該選択した信号に基づいて前記可変利得増幅回路の前記利得を制御する前記制御信号を出力する選択回路と
を含む受信装置。
（２）
前記オーバーロード検出回路は、
前記アナログデジタル変換回路と同様の周波数特性を持つフィルタ回路と、
前記フィルタ回路から出力された信号のレベルと予め決められた閾値との比較結果に応じた信号を出力するコンパレータ回路と、
その出力された信号のピーク値を保持するピークホールド回路と、を含む
前記（１）に記載の受信装置。
（３）
前記アナログデジタル変換回路は、利得が低域通過型又は高域通過型の周波数特性を持つΔΣ型アナログデジタル変換回路である
前記（１）又は（２）に記載の受信装置。
（４）
前記可変利得増幅回路と前記アナログデジタル変換回路との間に設けられ、前記利得制御後のアナログ信号の周波数を希望する周波数に変換する周波数変換回路、を備える
前記（１）〜（３）のいずれかに記載の受信装置。
（５）
前記アナログデジタル変換回路から出力されるデジタル信号に基づいて前記可変利得増幅回路へ制御信号を出力する復調回路、を更に備える
前記（１）〜（４）のいずれかに記載の受信装置。
（６）
前記フィルタ回路として、
前記アナログデジタル変換回路の周波数特性における通過帯域に対応する通過帯域を設定可能な帯域可変フィルタ回路と、
前記帯域可変フィルタ回路に入力されて通過した信号と、前記帯域可変フィルタ回路に入力されない信号を加算し、前記コンパレータ回路へ出力する加算器と、を更に含む
前記（２）〜（５）のいずれかに記載の受信装置。
（７）
可変利得増幅回路が、入力されるアナログ信号を所定の制御信号によって制御される利得にて増幅することと、
所定の周波数特性を有するアナログデジタル変換回路が、前記可変利得増幅回路から出力される利得制御された前記アナログ信号をデジタル信号に変換することと、
前記アナログデジタル変換回路と同様の周波数特性を有するオーバーロード検出回路が、前記アナログデジタル変換回路に入力される信号のレベルと所定の閾値との比較結果に応じた信号を出力することと、
選択回路が、前記オーバーロード検出回路から出力される信号と他の信号のうち、前記可変利得増幅回路の利得をより下げる信号を選択し、該選択した信号に基づいて前記可変利得増幅回路の前記利得を制御する前記制御信号を出力すること、
を含む受信方法。

以上、本開示の実施形態例について説明したが、本開示は上述した実施形態例に限定されるものではなく、特許請求の範囲に記載された要旨を逸脱しない限りにおいて、その他種々の変形例、応用例を取り得ることは勿論である。
例えば、上記した実施形態例は本開示をわかりやすく説明するために装置及びシステムの構成を詳細且つ具体的に説明したものであり、必ずしも説明した全ての構成を備えるものに限定されるものではない。また、ある実施例の構成の一部を他の実施例の構成に置き換えることは可能であり、更にはある実施例の構成に他の実施例の構成を加えることも可能である。また、各実施例の構成の一部について、他の構成の追加・削除・置換をすることも可能である。
また、上記の各構成、機能、処理部等は、それらの一部又は全部を、例えば集積回路で設計するなどによりハードウェアで実現してもよい。また、上記の各構成、機能等は、プロセッサがそれぞれの機能を実現するプログラムを解釈し、実行するためのソフトウェアで実現してもよい。各機能を実現するプログラム、テーブル、ファイル等の情報は、メモリや、ハードディスク、ＳＳＤ（Solid State Drive）等の揮発性或は不揮発性のストレージ、または、ＩＣカード、光ディスク等の記録媒体に保持することができる。
また、制御線や情報線は説明上必要と考えられるものを示しており、製品上必ずしもすべての制御線や情報線を示しているとは限らない。実際には殆ど全ての構成が相互に接続されていると考えてもよい。

３…可変利得増幅回路、 ５…周波数変換回路、 ６…アナログデジタル変換回路、 ９…選択回路、 ２０…受信装置、 ２１，２１Ａ，２１Ｂ，２１Ｃ，２１Ｄ…オーバーロード検出回路、 ２２…復調回路、 ３１…フィルタ回路、 ３２…コンパレータ回路、 ３３…ピークホールド回路、 ５１，５２，５３…周波数特性、 ６１，６３…可変利得増幅回路、 ６２…帯域可変フィルタ回路、 ６４…加算器、 ８１，８２…コンパレータ回路、 ８３…論理和回路（ＯＲゲート）、 ９１…フィルタ回路

Claims (7)

1. 入力されるアナログ信号を所定の制御信号によって制御される利得にて増幅する可変利得増幅回路と、
   所定の周波数特性を有し、前記可変利得増幅回路から出力される利得制御された前記アナログ信号をデジタル信号に変換するアナログデジタル変換回路と、
   前記アナログデジタル変換回路と同様の周波数特性を有し、前記アナログデジタル変換回路に入力される信号のレベルと所定の閾値との比較結果に応じた信号を出力するオーバーロード検出回路と、
   前記オーバーロード検出回路から出力される信号と他の信号のうち、前記可変利得増幅回路の利得をより下げる信号を選択し、該選択した信号に基づいて前記可変利得増幅回路の前記利得を制御する前記制御信号を出力する選択回路と
   を含む受信装置。
2. 前記オーバーロード検出回路は、
   前記アナログデジタル変換回路と同様の周波数特性を持つフィルタ回路と、
   前記フィルタ回路から出力された信号のレベルと予め決められた閾値との比較結果に応じた信号を出力するコンパレータ回路と、
   その出力された信号のピーク値を保持するピークホールド回路と、を含む
   請求項１に記載の受信装置。
3. 前記アナログデジタル変換回路は、利得が低域通過型又は高域通過型の周波数特性を持つΔΣ型アナログデジタル変換回路である
   請求項２に記載の受信装置。
4. 前記可変利得増幅回路と前記アナログデジタル変換回路との間に設けられ、前記利得制御後のアナログ信号の周波数を希望する周波数に変換する周波数変換回路、を備える
   請求項１に記載の受信装置。
5. 前記アナログデジタル変換回路から出力されるデジタル信号に基づいて前記可変利得増幅回路へ制御信号を出力する復調回路、を更に備える
   請求項１に記載の受信装置。
6. 前記フィルタ回路として、
   前記アナログデジタル変換回路の周波数特性における通過帯域に対応する通過帯域を設定可能な帯域可変フィルタ回路と、
   前記帯域可変フィルタ回路に入力されて通過した信号と、前記帯域可変フィルタ回路に入力されない信号を加算し、前記コンパレータ回路へ出力する加算器と、を更に含む
   請求項２に記載の受信装置。
7. 可変利得増幅回路が、入力されるアナログ信号を所定の制御信号によって制御される利得にて増幅することと、
   所定の周波数特性を有するアナログデジタル変換回路が、前記可変利得増幅回路から出力される利得制御された前記アナログ信号をデジタル信号に変換することと、
   前記アナログデジタル変換回路と同様の周波数特性を有するオーバーロード検出回路が、前記アナログデジタル変換回路に入力される信号のレベルと所定の閾値との比較結果に応じた信号を出力することと、
   選択回路が、前記オーバーロード検出回路から出力される信号と他の信号のうち、前記可変利得増幅回路の利得をより下げる信号を選択し、該選択した信号に基づいて前記可変利得増幅回路の前記利得を制御する前記制御信号を出力すること、
   を含む受信方法。

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