KR100694065B1 - 가변 이득 증폭기 - Google Patents

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Abstract

소정의 전류공급원에 의하여 증폭이득을 변화시켜 증폭이득의 변화에도 불구하고 안정적인 입력 임피던스 매칭과 잡음지수를 갖는 가변 이득 증폭기가 개시된다.
본 발명에 따른 가변 이득 증폭기는 증폭이득을 제어하기 위한 제어신호를 출력하는 제어부와, 상기 제어신호에 의하여 제어되어 증폭이득에 비례하는 전류를 출력하는 전류공급부와, 상기 전류공급부로부터 출력되는 전류에 의하여 조절되는 전압을 제공하는 바이어스부와, 상기 바이어스부로부터 제공되는 전압의 크기에 따라 증폭이득이 변화되는 트랜지스터를 구비한 증폭부를 포함한다.
본 발명에 따른 가변 이득 증폭기는 증폭이득의 변화에 따른 입출력 임피던스가 안정되며, 잡음지수가 개선된다. 또한, 본 발명에 의하면 전류공급부로부터 공급되는 전류를 통해 증폭이득을 제어함으로써, 광범위한 증폭이득을 얻을 수 있고 미세한 증폭이득의 조절이 가능하다.

Description

가변 이득 증폭기{Variable gain amplifier}
도 1은 종래의 기술에 따른 가변 이득 증폭기의 일 예를 나타낸 도면.
도 2는 상기 도 1의 종래의 기술에 따른 가변 이득 증폭기의 특성을 나타낸 그래프.
도 3은 본 발명의 제 1실시예에 따른 가변 이득 증폭기를 나타낸 회로도.
도 4는 본 발명의 제 2실시예에 따른 가변 이득 증폭기를 나타낸 회로도.
도 5는 본 발명의 제 3실시예에 따른 가변 이득 증폭기를 나타낸 회로도.
도 6은 본 발명의 제 4실시예에 따른 가변 이득 증폭기를 나타낸 회로도.
도 7은 본 발명에 따른 가변 이득 증폭기의 특성을 나타낸 그래프.
본 발명은 가변 이득 증폭기에 관한 것으로서, 보다 상세히는 소정의 전류공급원에 의하여 증폭이득을 변화시켜 증폭이득의 변화에도 불구하고 안정적인 입력 임피던스 매칭(impedance matching)과 잡음지수를 갖는 가변 이득 증폭기(Variable Gain Amplifier:VGA)에 관한 것이다.
일반적으로, 가변 이득 증폭기는 무선 통신 시스템의 송신부에서 전치 전력 증폭기(pre-Power Amplifier)로서 송신 신호의 크기를 일정하게 유지하거나, 수신부에서 저잡음 증폭기(Low Noise Amplifier:LNA)로서 안테나로부터 입력되는 신호의 크기가 작을 때는 고이득 모드로, 입력 신호의 크기가 클 때는 저이득 모드로 동작하여 적절한 증폭이득을 얻는데 사용된다.
이러한 가변 이득 증폭기는 신호대잡음비(Sinal to Noise Ratio:SNR), 주파수 대역폭, 저왜곡성, 선형성, 입출력매칭, 잡음특성 등을 고려하여 설계된다.
수신부를 예로 들면, 수신부의 첫 단(stage)에 사용되는 가변 이득 증폭기의 경우에는, 상기 가변 이득 증폭기의 잡음지수(Noise Figure:NF)가 수신부 전체의 잡음지수에 가장 큰 영향을 미치게 된다. 따라서, 가변 이득 증폭기가 안정되고 낮은 잡음지수를 갖도록 하는 것이 중요하다.
도 1은 종래의 기술에 따른 가변 이득 증폭기의 일 예를 나타낸 도면이다.
도 1을 참조하면, 종래의 기술에 따른 가변 이득 증폭기는 인덕터(L1)로 이루어진 입력 매칭부(10)와, 입력 신호를 증폭하여 출력하는 캐스코드(cascode) 증폭부(20)와, 인덕터(L2) 및 커패시터(C2)로 이루어진 출력 매칭부(30)를 포함한다.
상기 입력 매칭부(10)는 상기 캐스코드 증폭부(20)의 입력 임피던스와의 매칭을 위한 것이고, 상기 출력 매칭부는 상기 캐스코드 증폭부(20)의 출력 임피던스와의 매칭을 위한 것이다.
상기 캐스코드 증폭부(20)는 다수개의 NMOS 트랜지스터(N1 내지 Ni) 및 스위치(SW1 내지 SWi)로 구성된 공통소스 증폭부(21)와, 상기 NMOS 트랜지스터들(N1 내지 Ni)의 공통드레인 단자에 캐스코드 형태로 연결된 공통게이트 증폭부(23)로 구 성된다.
상기 공통소스 증폭부(21)를 구성하는 NMOS 트랜지스터들(N1 내지 Ni)의 게이트 단자는 각각 상기 스위치(SW1 내지 SWi)를 통해 입력(In) 및 제 1 바이어스 전원(Bias 1)과 연결된다. 상기 공통게이트 증폭부(23)를 구성하는 NMOS 트랜지스터(Nj)의 게이트 단자는 제 2 바이어스 전원(Bias 2)에 연결된다. 도 1에서 제 1 커패시터(C1)는 상기 공통게이트 증폭부(23)를 구성하는 NMOS 트랜지스터(Nj)의 AC 접지(AC ground)를 위한 커패시터이다.
상기 공통소스 증폭부(21)와 공통게이트 증폭부(23)를 캐스코드 형태로 결합한 상기 캐스코드 증폭부(20)는 상기 트랜지스터들(N1 내지 Ni)의 게이트와 드레인 단자 사이의 기생 커패시턴스(parasite capacitance) 성분에 의한 밀러 효과를 줄여주기 때문에 주파수 특성이 우수하여 주로 고주파 증폭기에 많이 사용된다.
상기한 바와 같은 종래의 가변 이득 증폭기에서, 증폭이득은 상기 공통소스 증폭부(21)를 구성하는 다수개의 NMOS 트랜지스터들(N1 내지 Ni)을 선택적으로 온/오프시킴으로써 결정된다. 즉, 상기 NMOS 트랜지스터들(N1 내지 Ni)을 서로 다른 트랜스 컨덕턴스(transconductance:gm)를 갖도록 형성하고, 상기 스위치(SW1 내지 SWi)를 선택적으로 온/오프시키면, 어떤 트랜스 컨덕턴스 값을 갖는 NMOS 트랜지스터가 온(on)되었는지에 따라 상기 공통소스 증폭부(21)의 공통드레인 단자에 유도되는 전류의 값이 변하게 되어 증폭이득이 결정된다.
예를 들어, 상기 공통소스 증폭부(21)를 구성하는 NMOS 트랜지스터들(N1 내 지 Ni) 중에서, 제 1 NMOS 트랜지스터(N1)가 가장 큰 트랜스컨덕턴스값을 갖고, 상기 제 i NMOS 트랜지스터(Ni)는 가장 작은 트랜스컨덕턴스값을 갖는다고 가정해 본다. 이 경우, 제 1 스위치(SW1)가 온(On)되고 나머지 스위치들은 오프(off)되었다면, 상기 가변 이득 증폭기는 가장 큰 증폭이득을 갖는 고이득 모드로서 동작하게 되고, 반대로 제 i 스위치(Swi)만이 온(On)된 경우라면 가장 작은 증폭이득을 갖는 저이득 모드로서 동작하게 된다.
그러나, 상기한 바와 같은 종래의 가변 이득 증폭기에서는 상기 공통소스 증폭부(21)의 입력 임피던스가 증폭이득의 변화에 따라 변하게 된다. 즉, 증폭이득의 변화에 따라 상기 공통소스 증폭부(21)를 구성하는 NMOS 트랜지스터(N1 내지 Ni)가 선택적으로 온/오프되기 때문에 상기 공통소스 증폭부(21)의 입력쪽에서 바라본 임피던스값이 변하게 된다. 따라서, 종래의 가변 이득 증폭기는 증폭이득의 변화에 따라 입력 임피던스가 변화되고, 잡음지수도 변하는 문제점이 있다.
도 2는 상기 도 1의 종래의 기술에 따른 가변 이득 증폭기의 이득(gain), 잡음지수(noise figure), 입력 임피던스 매칭(input matching), 출력 임피던스 매칭(output matching) 특성을 나타낸 그래프이다. 여기서, 도 2는 0.18㎛ CMOS RF MOSFET 트랜지스터를 사용하여 4.7 ~ 5.3 GHz 대역에서 시뮬레이션한 결과이다.
도 2를 참조하면, 종래의 기술에 따른 가변 이득 증폭기는 고이득 모드에서는 문제가 되지 않으나, 저이득 모드에서 잡음지수 및 입력 임피던스 매칭 특성이 크게 나빠진다. 5GHz의 동작주파수를 기준으로 보았을때, 종래의 기술에 따른 가변 이득 증폭기는 저이득 모드에서 잡음지수가 약 10 dB의 큰 값을 갖으며, 입력 임피던스 매칭 특성도 약 -2dB로서 고이득 모드에 비하여 증폭기의 특성이 떨어지는 것을 확인할 수 있다.
정리하면, 종래의 기술에 따른 가변 이득 증폭기는 입력 신호가 다수개의 트랜지스터로 구성된 공통소스 증폭부와 연결되고, 상기 트랜지스터 중 어떠한 트랜지스터가 온(on)되는지에 따라서 입력 임피던스의 변화가 일어난다. 따라서, 증폭이득의 변화에 따라 입력 임피던스가 불안정해지고, 잡음지수의 변화가 큰 문제점이 있었다.
따라서, 본 발명은 상기와 같은 문제점을 해결하기 위하여 안출된 것으로서, 본 발명은 증폭이득의 변화에도 불구하고 안정적인 잡음지수를 갖는 가변 이득 증폭기를 제공하는 데에 목적이 있다.
또한, 본 발명은 입력 임피던스가 증폭이득 변화에 둔감하도록 하여, 증폭이득 변화에 따라 쉽게 입력 임피던스값이 변하지 않는 가변 이득 증폭기를 제공하는 데에 목적이 있다.
상기한 바와 같은 기술적 과제를 해결하기 위하여 본 발명의 일 실시예에 따른 가변 이득 증폭기는 증폭이득을 제어하기 위한 제어신호를 출력하는 제어부; 상기 제어신호에 의하여 제어되어 증폭이득에 비례하는 전류를 출력하는 전류공급부; 상기 전류공급부로부터 출력되는 전류에 의하여 조절되는 전압을 제공하는 바이어스부; 상기 바이어스부로부터 제공되는 전압의 크기에 따라 증폭이득이 변화되는 트랜지스터를 구비한 증폭부를 포함한다.
또한, 본 발명의 다른 실시예에 따른 가변 이득 증폭기는 입력신호 단자에 연결된 제 1 증폭부, 및 상기 제 1 증폭부와 캐스코드 구조로 연결된 제 2 증폭부를 구비하는 캐스코드 증폭부; 상기 개스코드 증폭부의 증폭이득을 제어하기 위한 제어신호를 출력하는 제어부; 상기 제어신호에 의하여 제어되어 증폭이득에 비례하는 전류를 출력하는 전류공급부; 상기 전류공급부로부터 출력되는 전류에 의하여 상기 제 1 증폭부에 제공되는 전압을 조절하는 바이어스부를 포함한다.
본 발명을 설명함에 있어서, 가변 이득 증폭기를 구성하는 능동소자로서 MOSFET 트랜지스터 소자를 이용한 실시예를 중심으로 설명한다. 다만, 본 발명에 따른 사상은 MOSFET 트랜지스터를 이용하는 것에만 한정되는 것은 아니다. 본 발명에 따른 사상은 BJT, JFET, MESFET 등의 다른 트랜지스터 소자를 이용하여서도 구현될 수 있음은 당업자에게 자명한 사실일 것이다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예에 대하여 상세히 설명한다.
본 발명에 따른 가변 이득 증폭기는, 소정의 전류공급원에서 출력되는 전류를 제어하여 증폭부에 인가되는 전압을 조절함으로써 상기 증폭부의 증폭이득을 제어하는 것을 특징으로 한다. 이로 인해, 본 발명에 따른 가변 이득 증폭기는, 증폭이득의 변화에 따라 증폭부의 입력 임피던스 특성 등이 변하지 않기 때문에 안정된 잡음지수를 갖을 수 있다.
도 3은 본 발명의 제 1실시예에 따른 가변 이득 증폭기를 나타낸 회로도이다.
도시된 바와 같이, 본 발명의 제 1실시예에 따른 가변 이득 증폭기는 증폭이득 제어부(1000), 전류공급부(1010), 바이어스부(1100), 및 증폭부(1200)를 포함한다.
상기 증폭이득 제어부(1000)는 증폭이득을 제어하기 위한 증폭이득 제어신호를 출력한다.
상기 전류공급부(1010)는 상기 증폭이득 제어신호를 입력받아, 증폭이득에 따른 증폭이득 전류(ic)를 출력한다. 여기서, 상기 전류공급부(1010)로는 디지털-아날로그 변환기(Digital-to-Analog Converter:DAC)가 사용될 수 있다. 이와 같은 경우, 상기 증폭이득 제어부(1000)에서 출력되는 증폭이득 제어신호는 디지털 신호가 되며, 상기 디지털 신호는 상기 전류공급부(1010)에 의하여 증폭이득 전류(ic)로 변환되어 출력된다.
상기 바이어스부(1100)는 공급전압(VDD)과 그라운드(GND) 사이에 직렬로 연결된 제 1,2 분배저항(R1,R2)을 포함한다. 상기 제 1분배저항(R1)은 공급전원과 상기 전류공급부 사이에 연결되고, 제 2분배저항(R2)는 상기 전류공급부와 그라운드 사이에 연결된다. 상기 제 1,2 분배저항(R1,R2) 사이의 노드(1111)는 상기 증폭부(1200)와 연결된다. 후술되는 바와 같이, 상기 노드(1111)에 걸리는 전압은 상기 증폭부(1200)의 증폭이득을 결정하기 위한 제어전압으로 공급된다. 여기서, 상기 노드(1111)는 공급전압(VDD)을 상기 제 1,2 분배저항(R1,R2)에 의하여 분배한 전압값(V1)과, 상기 전류공급부(1010)에서 출력되어 상기 제 2분배저항(R2)으로 흐르는 증폭이득 제어전류(ic)에 의하여 제공되는 전압값(V2)이 더해진 전압(V1+V2)을 갖게된다.
구체적으로는, 공급전압(VDD)이 상기 제 1,2 분배저항(R1,R2)에 의하여 전압분배되어, 상기 노드(1111)에는 {R2/(R1+R2)}×VDD 크기의 전압(V1)이 인가된다. 또한, 상기 전류공급부(1010)에서 출력되는 증폭이득 제어전류(ic)는 그라운드와 연결된 제 2분배저항(R2)을 통해 흐르게 되고, 상기 노드(1111)에는 ic×R2 크기의 전압(V2)이 인가된다. 따라서, 상기 노드(1111)는 V1+V2, 즉 {(R2/(R1+R2))×VDD + (ic×R2)} 크기를 갖는 전압값을 갖게된다.
상기 증폭부(1200)는 게이트 단자를 통해 입력되는 신호를 증폭하는 NMOS 트랜지스터(N10)를 포함하여 구성된다. 상기 NMOS 트랜지스터(N10)의 게이트 단자는 상기 노드(1111) 및 입력단자(In)와 연결된다. 도시된 바와 같이, 상기 NMOS 트랜지스터(N10)과 상기 노드(1111) 사이에 연결된 인덕터(L10)나 상기 노드(1111)와 입력단자(In) 사이에 연결된 커패시터(C10) 등이 입력 임피던스 매칭을 위하여 더 추가될 수 있다.
도시된 바와 같이, 상기 NMOS 트랜지스터(N10)는 게이트 단자를 통해 신호가 입력되고 소스단자는 접지된 공통소스 증폭기이다. 상기 NMOS 트랜지스터(N10)에서 증폭된 신호는 드레인 단자로 출력된다. 여기서, 상기 NMOS 트랜지스터(N10)의 드레인 단자에는 출력 임피던스 매칭을 위한 인덕터(L11) 및 커패시터(C11)가 더 추가될 수 있다.
다시 도 3을 참조하여, 본 발명의 제 1실시예에 따른 가변 이득 증폭기의 동작에 대하여 설명한다.
상기 증폭이득 제어부(1000)는 상기 전류공급부(1010)에서 출력되는 증폭이득 제어전류(ic)의 크기를 제어하기 위하여, 상기 전류 공급부(1010)로 증폭이득 제어신호를 출력한다.
상기 전류공급부(1010)는 상기 증폭이득 제어신호에 의하여 제어되어, 증폭이득에 비례하는 증폭이득 제어전류(ic)를 출력한다. 예를 들어, 상기 증폭이득 제어신호가 증폭이득을 증가시키기 위한 제어신호라면 상기 증폭이득 제어전류(ic)의 크기를 증가시켜 출력하고, 증폭이득을 감소시키기 위한 제어신호라면 상기 증폭이득 제어전류(ic)의 크기를 감소시켜 출력한다.
상기 전류공급부(1010)에서 출력된 상기 증폭이득 제어전류(ic)는 상기 제 2 분배저항(R2)을 통해 흐르게 된다. 이로 인해, 상기 노드(1111)에는 ic×R2 의 전압(V2)이 인가된다. 또한, 상기 노드(1111)에는 상기 제 1,2 분배저항(R1,R2)의 저항비율에 따라서 공급전압(VDD)이 전압분배되어 {R2/(R1+R2)}×VDD의 전압(V1)이 인가된다. 따라서, 상기 노드(1111)에는 상기 증폭이득 제어전류(ic)와 전압분배된 공급전압(VDD)에 의하여, {(R2/(R1+R2))×VDD + (ic×R2)}의 크기를 갖는 전압 (V1+V2)이 인가된다.
상기 증폭부(1200)를 구성하는 NMOS 트랜지스터(N10)는 상기 노드(1111)에 인가된 전압(V1+V2)에 의하여 증폭이득이 제어된다. 그 이유를 설명하면 다음과 같다.
상기 NMOS 트랜지스터(N10)의 트랜스 컨덕턴스(transconductance) gm1은 다음의 수학식 1과 같이 표현된다.
Figure 112004052317398-pat00001
상기 수학식 1에서 μn, Cox, W, L, VTh는 상기 NMOS 트랜지스터(N10)에 따라서 고정된 값을 갖기 때문에, 트랜스 컨덕턴스 gm1은 상기 NMOS 트랜지스터(N10)의 게이트 단자와 소스 단자 사이에 인가되는 전압인 Vgs에 의하여 결정된다. 널리 알려진 사실과 같이, 상기 증폭부(1200)를 구성하는 NMOS 트랜지스터(N10)의 증폭이득(Av)은 트랜스 컨덕턴스 gm1과 출력 임피던스 Rout의 곱인 (gm1×R out)이다. 그러므로, 상기 NMOS 트랜지스터(N10)의 게이트 전압 Vgs 가 변화되면 상기 NMOS 트랜지스터(N10)의 트랜스 컨덕턴스 gm1이 변하게 되고, 이로 인해 증폭이득(Av)도 변하게 된다.
따라서, 본 발명의 제 1실시예에 따른 가변 이득 증폭기는 상기 전류공급부 (1010)에서 공급되는 증폭이득 제어전류(ic)의 크기를 변화시켜, 상기 NMOS 트랜지스터(N10)의 게이트 전압을 조절하여 증폭이득을 변화시키게 된다. 또한, 본 발명의 제 1실시예에 따른 가변 이득 증폭기는 증폭이득의 변화에 따라, 상기 NMOS 트랜지스터(N10)의 게이트 단자에서 바라본 입력 임피던스 자체는 변하지 않기 때문에 안정적인 입력 임피던스 특성을 갖게 된다.
도 4는 본 발명의 제 2실시예에 따른 가변 이득 증폭기를 나타낸 회로도이다.
본 발명의 제 2실시예에 따른 가변 이득 증폭기는 차동 신호(In+, In-)를 입력받아 증폭하는 차동 증폭기 형태로 되어있다는 점을 제외하고는 상기 제 1실시예와 유사하다.
구체적으로는, 본 발명의 제 2실시예에 따른 가변 이득 증폭기는 증폭이득 제어부(2000), 전류공급부(2010), 바이어스부(2100), 차동 증폭부(2200)를 포함한다.
제 1실시예와 마찬가지로, 상기 전류공급부(2010)는 상기 증폭이득 제어부(2000)로부터 입력되는 증폭이득 제어신호에 의하여 제어되어, 증폭이득에 비례하는 증폭이득 제어전류(ic)를 출력한다.
상기 바이어스부(2100)의 제 1,2 분배저항(R1, R2) 사이의 노드(2111)에는, 상기 제 1,2 분배저항(R1,R2)에 의하여 공급전압(VDD)이 분배됨으로써 제공되는 {R2/(R1+R2)}×VDD 크기의 전압(V1)과, 상기 증폭이득 제어전류(ic)가 제 2분배저항 (R2)을 통해 흐름으로써 제공되는 ic×R2 의 전압(V2)이 걸린다.
또한, 상기 차동 증폭부(2200)는 차동 NMOS 트랜지스터쌍(N20, N21)을 포함한다. 상기 차동 NMOS 트랜지스터쌍(N20, N21)의 게이트 단자는 차동 입력신호 단자(In+, In-) 및 상기 노드(2111)와 연결되며, 소스 단자는 접지된다.
도시된 바와 같이, 상기 NMOS 트랜지스터(N20, N21)의 게이트 단자와 상기 노드(2111) 사이에는 입력 임피던스 매칭을 위한 인덕터(L20, L21)가 더 포함될 수 있으며, 상기 노드(2111)와 차동 입력단자(In+, In-) 사이에는 입력 임피던스 매칭을 위한 커패시터(C20, C21)가 더 포함될 수 있다.
상기 차동 증폭부(2200)에서 증폭된 신호는 상기 NMOS 트랜지스터(N20, N21)의 드레인 단자에 차동 신호(Vout)로 출력된다. 상기 NMOS 트랜지스터(N20, N21)의 드레인 단자에는 출력 임피던스 매칭을 위한 인덕터(L22,L23) 및 커패시터(C22, C23)이 더 포함될 수 있다.
상기한 바와 같은 구성을 갖는 본 발명의 제 2실시예에 따른 가변 이득 증폭기의 동작은 제 1실시예와 유사하다. 즉, 상기 전류공급부(2010)로부터 출력되는 증폭이득 제어전류(ic)의 크기에 따라서 상기 노드(2111)에 인가되는 전압, 즉, 상기 차동 증폭부(2200)를 구성하는 NMOS 트랜지스터(N20, N21)의 게이트 전압이 변하여 상기 차동 증폭부(2200)의 트랜스 컨덕턴스 값이 변하게 되기 때문에 증폭이득이 변하게 된다.
따라서, 본 발명의 제 2실시예에 따른 가변 이득 증폭기는 상기 NMOS 트랜지 스터(N20, N21)의 게이트 단자에 인가되는 전압값을 변화하여 증폭이득을 변화시키고, 증폭이득의 변화에 따른 상기 NMOS 트랜지스터(N20, N21)의 입력 임피던스는 안정된 값을 갖게 된다.
도 5는 본 발명의 제 3실시예에 따른 가변 이득 증폭기의 구성을 나타낸 회로도이다.
본 발명의 제 3실시예에 따른 가변 이득 증폭기는 상기 제 1실시예의 가변 이득 증폭기의 증폭부(1200)를 캐스코드 형태의 증폭부(3200)로 구성한 것이다. 상기 캐스코드 형태의 증폭부는 입출력단의 아이솔레이션(isolation) 특성을 개선시킬 수 있기 때문에, 입출력단자간의 상호간섭에 의한 잡음을 방지할 수 있다.
구체적으로, 본 발명의 제 3실시예에 따른 가변 이득 증폭기는 증폭이득 제어부(3000), 전류공급부(3010), 바이어스부(3100), 캐스코드 증폭부(3200)을 포함한다.
전술한 실시예들과 마찬가지로, 상기 전류공급부(3010)는 상기 증폭이득 제어부(3000)로부터 입력되는 증폭이득 제어신호에 의하여 제어되어, 증폭이득에 비례하는 증폭이득 제어전류(ic)를 출력한다.
상기 바이어스부(3100)는 공급전압(VDD)과 그라운드(GND) 사이에 직렬로 연결된 제 1,2,3 분배저항(R1,R2,R3)을 포함한다.
상기 캐스코드 증폭부(3200)는 캐스코드 형태로 연결된 제 1증폭부(3210) 및 제 2증폭부(3220)를 포함한다. 상세히는, 상기 바이어스부(3100)의 제 1분배저항 (R1)과 제 2분배저항(R2) 사이의 노드(3111)는 상기 제 1증폭부(3210)를 구성하는 NMOS 트랜지스터(N30)의 게이트 단자와 연결되며, 상기 제 2분배저항(R2)과 제 3분배저항(R3) 사이의 노드(3112)는 상기 제 2증폭부(3220)를 구성하는 NMOS 트랜지스터(N31)의 게이트 단자와 연결된다. 한편, 상기 바이어스부(3100)를 구성하는 분배저항의 구성은 다른 소정의 부하 수단을 사용할 수 있으며, 그 갯수를 다르게 구성할 수 있음은 당업자에게 자명하다.
또한, 상기 제 1증폭부(3210)를 구성하는 NMOS 트랜지스터(N30)의 게이트 단자는 입력 단자(In)와 연결되고, 소스 단자는 접지된다. 또한, 상기 NMOS 트랜지스터(N30)의 드레인 단자는 상기 제 2증폭부(3220)를 구성하는 NMOS 트랜지스터(N31)의 소스단자와 연결되어 캐스코드 구조를 형성하며, 상기 NMOS 트랜지스터(N31)의 드레인 단자로 증폭된 신호가 출력된다.
한편, 도 5에서 상기 NMOS 트랜지스터(N30)의 게이트 단자와 상기 노드(3111)사이에 연결된 인덕터(L30) 및 상기 노드(3111)와 입력단자(In) 사이에 연결된 커패시터(C30)는 모두 입력 임피던스 매칭을 위한 것이다. 상기 노드(3112)와 그라운드(GND) 사이에 연결된 커패시터(C31)는 상기 NMOS 트랜지스터(N31)의 교류접지를 위한 것이다. 상기 NMOS 트랜지스터(N31)의 드레인 단자에 연결된 인덕터(L31) 및 커패시터(C32)는 출력 임피던스 매칭을 위한 것이다.
상기한 바와 같은 구성을 갖는 본 발명의 제 3실시예에 따른 가변 이득 증폭기의 동작을 설명하면 다음과 같다.
상기 증폭이득 제어부(3000) 및 전류공급부(3010)의 동작은 상기 제 1, 2실 시예와 동일하다. 즉, 상기 증폭이득 제어부(3000)는 상기 전류공급부(3010)에서 출력되는 증폭이득 제어전류(ic)의 크기를 제어하기 위하여, 상기 전류공급부(3010)로 증폭이득 제어신호를 출력한다.
상기 전류공급부(3010)는 상기 증폭이득 제어신호에 의하여 제어되어, 증폭이득에 비례하는 증폭이득 제어전류(ic)를 출력한다.
상기 전류공급부(3010)에서 출력된 증폭이득 제어전류(ic)는 상기 제 3분배저항(R3)을 통해 흐르게 된다. 이로 인해, 상기 노드(3111)에는 증폭이득 제어전류(ic)에 의하여 ic×R3의 전압(V2)이 걸린다. 또한, 상기 노드(3111)에는 상기 제 1,2,3 분배저항(R1,R2,R3)의 저항비율에 따라서 공급전압(VDD)이 전압분배되어 {R3/(R1+R2+R3)}×VDD 의 전압(V1)이 인가된다. 따라서, 상기 노드(3111)에는 상기 증폭이득 제어전류(ic)와 전압분배된 공급전압(VDD)에 의하여, {(R3/(R1+R2+R3))×VDD + (ic×R3)}의 크기를 갖는 전압(V1+V2)이 걸린다.
한편, 상기 노드(3112)에는 공급전압(VDD)이 상기 제 1,2,3 분배저항(R1, R2, R3)에 의하여 전압분배되어, {(R2+R3)/(R1+R2+R3)}×VDD 크기의 전압이 인가되고, 상기 노드(3112)와 연결된 상기 NMOS 트랜지스터(N31)를 바이어스시킨다.
상기 입력단자(In)를 통해 입력된 신호는 상기 캐스코드 증폭부(3200)의 NMOS 트랜지스터(3210,3220)에 의하여 증폭되어 출력된다. 이때, 증폭이득은 상기 제 1증폭부를 구성하는 NMOS 트랜지스터(N30)의 게이트 전압, 즉 상기 노드(3111) 에 인가되는 전압의 크기에 비례하여 결정된다. 상기 노드(3111)의 전압에 의하여 상기 캐스코드 증폭부(3200)의 증폭이득이 변화되는 이유를 설명하면 다음과 같다.
상기 제 1증폭부(3210)를 구성하는 NMOS 트랜지스터(N30)의 트랜스컨덕턴스를 gm1, 출력 임피던스를 ro1이라 하고, 제 2증폭부(3220)를 구성하는 NMOS 트랜지스터(N31)의 트랜스컨덕턴스를 gm2, 출력 임피던스를 ro2, 몸체효과(body-effect)에 의한 트랜스컨덕턴스를 gmb2라 하면, 상기 캐스코드 증폭부(3200) 전체의 트랜스 컨덕턴스 Gm은 다음의 수학식 2와 같다.
Figure 112004052317398-pat00002
즉, 상기 캐스코드 증폭부(3200) 전체의 트랜스 컨덕턴스 Gm은 입력신호가 최초로 입력되는 제 1증폭부(3210)의 NMOS 트랜지스터(N30)의 트랜스 컨덕턴스인 gm1에 의하여 결정된다.
또한, 출력단자(OUT)에서 바라본 상기 캐스코드 증폭부(3200)의 출력 임피던스(Rout)는 다음의 수학식 3과 같다.
Figure 112004052317398-pat00003
상기 캐스코드 증폭부(3200)에서의 증폭이득(Av)는 상기 수학식 2, 3을 이용하여 다음의 수학식 4와 같이 표현된다.
Figure 112004052317398-pat00004
상기 수학식 4에서 ro1, ro2, gm2, gmb2는 고정된 값을 갖기 때문에 상기 캐스코드 증폭부(3200)의 증폭이득(Av)은 NMOS 트랜지스터(N30)의 트랜스 컨덕턴스인 gm1에 의하여 결정된다. 여기서, 상기 수학식 1에서 표현된 바와 같이, 상기 NMOS 트랜지스터(N30)의 트랜스 컨덕턴스 gm1은 상기 NMOS 트랜지스터(N30)의 게이트 단자와 소스 단자 사이의 전압(Vgs)에 의하여 변하게 된다.
따라서, 본 발명의 제 3실시예에 따른 가변 이득 증폭기에서는, 상기 전류 공급부(3010)에서 출력되는 증폭이득 제어전류(ic)의 크기를 제어하여, 상기 제 1증폭부(3210)를 구성하는 NMOS 트랜지스터(N30)의 게이트 전압을 조절함으로써, 증폭이득을 변화시킬 수 있다.
또한, 증폭이득의 변화에 따라 상기 캐스코드 증폭부(3200)의 입력 임피던스는 변하지 않기 때문에, 증폭이득의 변화시에도 안정된 잡음지수를 나타낼 수 있다.
도 6은 본 발명의 제 4실시예에 따른 가변 이득 증폭기의 구성을 나타낸 회로도이다.
본 발명의 제 4실시예에 따른 가변 이득 증폭기는 전술한 제 3실시예에 따른 가변 이득 증폭기의 캐스코드 증폭부(3200)를 차동 트랜지스터쌍(N40 내지 N43)으로 구성된 차동 캐스코드 증폭부(4200)로 변환한 것으로, 제 3실시예와 그 구성 및 동작에 있어서 유사하다.
본 발명의 제 4실시예에 따른 가변 이득 증폭기는 증폭이득 제어부(4000), 전류공급부(4010), 바이어스부(4100), 차동 캐스코드 증폭부(4200)를 포함한다.
전술한 실시예들과 마찬가지로, 상기 전류공급부(4010)는 상기 증폭이득 제어부(4000)로부터 입력되는 증폭이득 제어신호에 의하여 제어되어, 증폭이득에 비례하는 증폭이득 제어전류(ic)를 출력한다.
상기 바이어스부(4100)의 제 1,2 분배저항(R1, R2) 사이의 노드(4112)에는, 공급전압(VDD)이 전압분배되어 {(R2+R3)/(R1+R2+R3)}×VDD 크기의 전압이 인가된다. 상기 제 2,3 분배저항(R2, R3) 사이의 노드(4111)에는 상기 증폭이득 제어전류(ic)와 전압분배된 공급전압(VDD)에 의하여, {(R3/(R1+R2+R3))×VDD + (ic×R3)}의 크기를 갖는 전압이 인가된다.
상기 차동 캐스코드 증폭부(4200)는 제 1 차동 증폭부(4210) 및 제 2 차동 증폭부(4220)를 포함한다.
상기 제 1 차동 증폭부(4210)는 소스 단자가 접지된 공통소스 형태의 차동 NMOS 트랜지스터쌍(N40, N41)으로 구성된다. 상기 NMOS 트랜지스터(N40, N41)의 게이트 단자는 차동 입력단자(In+, In-) 및 상기 노드(4111)와 연결된다.
상기 제 2 차동 증폭부(4220)는 상기 제 1 차동 증폭부(4210)에 캐스코드로 연결된 차동 NMOS 트랜지스터쌍(N42, N43)으로 구성된다. 상세히는, 상기 NMOS 트랜지스터(N42)의 소스 단자는 상기 NMOS 트랜지스터(N40)의 드레인 단자와, 상기 NMOS 트랜지스터(N43)의 소스 단자는 상기 NMOS 트랜지스터(N41)의 드레인 단자와 연결되어 캐스코드 구조의 차동 증폭기를 형성한다.
또한, 상기 제 2 차동 증폭부(4220)를 구성하는 차동 NMOS 트랜지스터쌍(N42,N43)의 게이트 단자는 상기 노드(4112)와 연결되며, 드레인 단자로 차동 신호(Vout)가 출력된다.
한편, 상기 제 1 차동 증폭부(4210)를 구성하는 차동 NMOS 트랜지스터쌍(N40,N41)의 게이트 단자와 상기 노드(4111) 사이에 연결된 인덕터(L40,L41), 및 상기 노드(4111)와 입력단자(In+,In-) 사이에 연결된 커패시터(C40,C41)는 입력 임피던스 매칭을 위한 것이다.
또한, 상기 제 2 차동 증폭부(4220)를 구성하는 차동 NMOS 트랜지스터쌍(N42,N43)의 게이트 단자와 그라운드 사이에 연결된 커패시터(C42,C43)는 교류접지를 형성하기 위한 것이다. 그리고, 상기 NMOS 트랜지스터쌍(N42,N43)의 드레인 단자에 연결된 인덕터(L42,L43) 및 커패시터(C44,C45)는 출력 임피던스 매칭을 위한 것이다.
상기한 바와 같은 구성을 갖는 본 발명의 제 4실시예에 따른 가변 이득 증폭기는 전술한 실시예들과 마찬가지로, 상기 전류공급부(4010)에서 출력되는 증폭이 득 제어전류(ic)의 크기를 제어하여 상기 제 1증폭부(4210)를 구성하는 차동 NMOS 트랜지스터쌍(N40,N41)의 게이트 전압을 조절함으로써 증폭이득을 변화시킬 수 있다. 또한, 증폭이득의 변화에 따라 상기 차동 캐스코드 증폭부(4200)의 입력 임피던스 특성은 변화되지 않기 때문에, 안정된 잡음지수를 제공할 수 있다.
도 7은 본 발명에 따른 가변 이득 증폭기의 이득, 잡음지수, 입력 임피던스 매칭, 출력 임피던스 매칭 특성을 나타낸 그래프이다. 상기 도 7은 0.18㎛ CMOS RF MOSFET 트랜지스터를 사용하여, 5 ~ 6 GHz 동작대역에서 시뮬레이션한 결과이다.
도 2와 도 7을 비교해보면, 본 발명에 따른 가변 이득 증폭기는 5.5GHz의 동작 주파수를 기준으로, 고이득 모드와 저이득 모드 사이에서의 잡음지수의 차이가 3.3㏈로서 종래의 7.9㏈에 비해 40% 수준으로 줄어들었음을 확인할 수 있다.
또한, 입출력 임피던스 매칭 특성을 나타낸 그래프(S11,S22)를 살펴보면, 5.5GHz의 동작 주파수를 기준으로, 입출력 임피던스 매칭이 각각 -15㏈, -14㏈ 이하로서 우수한 입출력 임피던스 매칭 특성을 갖는 것을 확인할 수 있다.
이상, 본 발명의 다양한 실시예들의 구성 및 동작에 대하여 살펴보았다. 전술한 바와 같이, 본 발명에 따른 가변 이득 증폭기는 전류공급부에서 출력되는 전류를 이용하여 증폭부(1200,2200,3200,4200)에 공급되는 전압을 조절함으로써 증폭 이득을 조절하기 때문에, 증폭 이득의 변화에 상관없이 잡음지수의 변화가 적고 안정적인 입출력 임피던스 특성을 나타낸다.
이와 같이, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자는 본 발명이 본 발명의 본질적인 특성에서 벗어나지 않는 범위에서 변형된 형태로 구현될 수 있음을 이해할 수 있을 것이다. 그러므로 개시된 실시예들은 한정적인 관점이 아니라 설명적인 관점에서 고려되어야 한다. 본 발명의 범위는 전술한 설명이 아니라 특허청구범위에 나타나 있으며, 그와 동등한 범위 내에 있는 모든 차이점은 본 발명에 포함된 것으로 해석되어야 할 것이다.
전술한 바와 같은 본 발명에 의하면, 증폭이득의 변화에 따른 입출력 임피던스가 안정되며, 잡음지수가 개선된다.
또한, 본 발명에 의하면, 전류공급부로부터 공급되는 전류를 통해 증폭이득을 제어함으로써, 광범위한 증폭이득을 얻을 수 있고 미세한 증폭이득의 조절이 가능하다.

Claims (19)

  1. 증폭이득을 변화시킬 수 있는 가변 이득 증폭기에 있어서,
    증폭이득을 제어하기 위한 제어신호를 출력하는 제어부;
    상기 제어신호에 의하여 제어되어 증폭이득에 비례하는 전류를 출력하는 전류공급부;
    상기 전류공급부로부터 출력되는 전류에 의하여 조절되는 전압을 제공하는 바이어스부; 및
    상기 바이어스부로부터 제공되는 전압의 크기에 따라 증폭이득이 변화되는 트랜지스터를 구비한 증폭부를 포함하는 가변 이득 증폭기.
  2. 제 1항에 있어서,
    상기 바이어스부는 공급전원과 상기 전류공급부 사이에 연결된 제 1분배저항 및 상기 전류공급부와 그라운드 사이에 연결된 제 2분배저항을 포함하는 것을 특징으로 하는 가변 이득 증폭기.
  3. 제 2항에 있어서,
    상기 전류공급부로부터 출력되는 전류는 상기 제 2분배저항을 통해 흐름으로써, 상기 제 1,2 분배저항 사이의 노드 전압이 가변되는 것을 특징으로 하는 가변 이득 증폭기.
  4. 제 1항에 있어서,
    상기 증폭부에 구비된 트랜지스터는 NMOS 트랜지스터이고, 상기 NMOS 트랜지스터의 소스 단자는 접지되고 게이트 단자는 상기 바이어스부 및 입력신호 단자와 연결되어, 상기 바이어스부로부터 제공되는 전압의 변화에 따라 증폭이득이 변화되는 것을 특징으로 하는 가변 이득 증폭기.
  5. 제 1항에 있어서,
    상기 증폭이득 제어부에서 출력되는 제어신호는 디지털 신호인 것을 특징으로 하는 가변 이득 증폭기.
  6. 제 5항에 있어서,
    상기 전류공급부는 상기 디지털 신호를 아날로그 전류신호로 변환하여 출력하는 디지털-아날로그 변환기인 것을 특징으로 하는 가변 이득 증폭기.
  7. 제 1항에 있어서,
    입출력 임피던스 매칭을 위한 인덕터 및/또는 커패시터를 더 포함하는 것을 특징으로 하는 가변 이득 증폭기.
  8. 제 1항에 있어서,
    상기 증폭부에 구비된 트랜지스터는 차동 트랜지스터쌍으로 형성되는 것을 특징으로 하는 가변 이득 증폭기.
  9. 제 8항에 있어서,
    상기 차동 트랜지스터쌍은 NMOS 트랜지스터로 이루어지며, 상기 NMOS 트랜지스터의 소스 단자는 접지되고 게이트 단자는 상기 바이어스부와 차동 입력신호 단자에 연결되어, 상기 바이어스부로부터 제공되는 전압에 의하여 증폭이득이 변화되는 것을 특징으로 하는 가변 이득 증폭기.
  10. 증폭이득을 변화시킬 수 있는 가변 이득 증폭기에 있어서,
    입력신호 단자에 연결된 제 1 증폭부 및 상기 제 1 증폭부와 캐스코드 구조로 연결된 제 2 증폭부를 구비하는 캐스코드 증폭부;
    상기 캐스코드 증폭부의 증폭이득을 제어하기 위한 제어신호를 출력하는 제어부;
    상기 제어신호에 의하여 제어되어 증폭이득에 비례하는 전류를 출력하는 전류공급부; 및
    상기 전류공급부로부터 출력되는 전류에 의하여 상기 제 1 증폭부에 제공되는 전압을 조절하는 바이어스부를 포함하는 가변 이득 증폭기.
  11. 제 10항에 있어서,
    상기 제 1 증폭부는 게이트 단자가 상기 입력신호 단자 및 상기 바이어스부와 연결되며 소스 단자는 접지된 NMOS 트랜지스터(N30)를 포함하고, 상기 제 2 증폭부는 소스 단자가 상기 NMOS 트랜지스터(N30)의 드레인 단자와 연결되며 게이트 단자는 상기 바이어스부에 연결되며 드레인 단자는 공급전원과 연결된 NMOS 트랜지스터(N31)를 포함하는 것을 특징으로 하는 가변 이득 증폭기.
  12. 제 10항에 있어서,
    상기 바이어스부는 공급전원과 그라운드 사이에 연결된 적어도 3개 이상의 분배저항들에 의하여 공급전원을 전압분배하여 상기 제 1 및 제 2 증폭부를 바이어스시키는 것을 특징으로 하는 가변 이득 증폭기.
  13. 제 12항에 있어서,
    상기 전류공급부로부터 출력되는 전류는 상기 분배저항 중 어느 하나의 분배저항을 통해 흐르고, 상기 전류가 흐르는 분배저항과 연결된 상기 제 1 증폭부에 제공되는 전압을 조절함으로써 상기 제 1 증폭부의 증폭이득을 조절하는 것을 특징으로 하는 가변 이득 증폭기.
  14. 제 10항에 있어서,
    상기 증폭이득 제어부에서 출력되는 제어신호는 디지털 신호인 것을 특징으로 하는 가변 이득 증폭기.
  15. 제 14항에 있어서,
    상기 전류공급부는 상기 디지털 신호를 아날로그 전류신호로 변환하여 출력하는 디지털-아날로그 변환기인 것을 특징으로 하는 가변 이득 증폭기.
  16. 제 10항에 있어서,
    입출력 임피던스 매칭을 위한 인덕터 및/또는 커패시터를 더 포함하는 것을 특징으로 하는 가변 이득 증폭기.
  17. 제 10항에 있어서,
    상기 제 1 및 제 2 증폭부는 차동 트랜지스터쌍으로 형성되는 것을 특징으로 하는 가변 이득 증폭기.
  18. 제 17항에 있어서,
    상기 제 1 증폭부를 형성하는 상기 차동 트랜지스터쌍은 NMOS 트랜지스터(N40,N41)이고, 상기 NMOS 트랜지스터(N40,N41)의 게이트 단자는 차동 입력단자 및 상기 바이어스부와 연결되며 소스 단자는 접지된 공통소스 구조의 차동 증폭기인 것을 특징으로 하는 가변 이득 증폭기.
  19. 제 18항에 있어서,
    상기 제 2 증폭부를 형성하는 상기 차동 트랜지스터쌍은 NMOS 트랜지스터(N42,N43)이고, 상기 NMOS 트랜지스터(N42,N43)의 게이트 단자는 상기 바이어스부와 연결되며 소스 단자는 상기 NMOS 트랜지스터(N40,N41)의 드레인 단자와 연결된 것을 특징으로 하는 가변 이득 증폭기.
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