KR102369532B1

KR102369532B1 - 레귤레이터 회로

Info

Publication number: KR102369532B1
Application number: KR1020150150846A
Authority: KR
Inventors: 호앙; 신현석; 배준현
Original assignee: 삼성전자주식회사
Priority date: 2015-10-29
Filing date: 2015-10-29
Publication date: 2022-03-03
Also published as: KR20170049924A; US20170126118A1; US10008927B2

Abstract

레귤레이터 회로는 오피 앰프, 버퍼, 구동 트랜지스터, 제1 피드백부, 전류 감지부, 제2 피드백부 및 안정기를 포함한다. 오피 앰프는 입력 전압과 피드백 전압을 비교하여 생성한 제1 전압으로서 제1 노드를 구동한다. 버퍼는 제1 전압을 버퍼링하여 생성한 제2 전압으로서 제2 노드를 구동한다. 구동 트랜지스터는 전원 전압이 인가되는 드레인, 제2 노드와 연결되는 게이트 및 제3 노드와 연결되는 소스를 구비한다. 제1 피드백부는 제3 노드의 출력 전압을 전압 분배하여 피드백 전압을 생성한다. 전류 감지부는 제2 전압에 기초하여 제1 감지 전류를 생성한다. 제2 피드백부는 출력 전압의 리플에 상응하는 제1 내지 제4 피드백 전류들을 생성하고, 제1 및 제2 피드백 전류들을 제1 및 제2 노드들에 각각 공급하고, 제4 피드백 전류를 제3 노드에 공급하여 리플의 감소 속도를 제고한다. 안정기는 제3 피드백 전류와 제1 감지 전류의 합 전류에 기초하여 출력 전압의 공진을 억제한다.

Description

레귤레이터 회로{REGULATOR CIRCUIT}

본 발명은 레귤레이터 회로에 관한 것으로서, 더욱 상세하게는 출력전압의 리플의 감소 속도를 제고하고, 상기 출력 전압의 공진을 억제하는 레귤레이터 회로에 관한 것이다.

최근 전자 기기 회로가 소모하는 전력이 증가하면서, 레귤레이터 회로에 포함되는 전력 트랜지스터의 크기가 증가하고, 전력 트랜지스터의 게이트 커패시턴스도 증가하고 있다. 전력 트랜지스터의 큰 게이트 커패시턴스로 인해 레귤레이터 회로가 출력 전압의 리플을 제거하는데 소요되는 시간이 길어지는 문제점이 있다. 또한, 부하 전류가 변경될 때 부하에서 생성하는 레귤레이터 회로의 극점(Pole)이 레귤레이터 회로의 다른 극점들 및 영점들(Zeroes)보다 먼저 이동하여, 출력 전압에 공진이 발생하는 문제점이 있다.

상기와 같은 문제점을 해결하기 위한 본 발명의 일 목적은 출력 전압의 리플의 감소 속도를 제고하고, 상기 출력 전압의 공진을 억제하는 레귤레이터 회로를 제공하는데 있다.

상기 일 목적을 달성하기 위해, 본 발명의 일 실시예에 따른 레귤레이터 회로는 오피 앰프, 버퍼, 구동 트랜지스터, 제1 피드백부, 전류 감지부, 제2 피드백부 및 안정기를 포함한다. 상기 오피 앰프는 입력 전압과 피드백 전압을 비교하여 생성한 제1 전압으로서 제1 노드를 구동한다. 상기 버퍼는 상기 제1 전압을 버퍼링하여 생성한 제2 전압으로서 제2 노드를 구동한다. 상기 구동 트랜지스터는 전원 전압이 인가되는 드레인, 상기 제2 노드와 연결되는 게이트 및 제3 노드와 연결되는 소스를 구비한다. 상기 제1 피드백부는 상기 제3 노드의 출력 전압을 전압 분배하여 상기 피드백 전압을 생성한다. 상기 전류 감지부는 상기 제2 전압에 기초하여 제1 감지 전류를 생성한다. 상기 제2 피드백부는 상기 출력 전압의 리플에 상응하는 제1 내지 제4 피드백 전류들을 생성하고, 상기 제1 및 제2 피드백 전류들을 상기 제1 및 제2 노드들에 각각 공급하고, 상기 제4 피드백 전류를 상기 제3 노드에 공급하여 상기 리플의 감소 속도를 제고한다. 상기 안정기는 상기 제3 피드백 전류와 상기 제1 감지 전류의 합 전류에 기초하여 상기 출력 전압의 공진을 억제한다.

일 실시예에 있어서, 상기 레귤레이터 회로는 부하를 더 포함할 수 있다. 상기 부하의 일 말단은 상기 제3 노드에 연결되고, 상기 부하의 타 말단에 접지 전압이 인가될 수 있다. 상기 안정기는 상기 레귤레이터 회로의 영점(Zero)을 제공하고, 부하는 상기 레귤레이터 회로의 극점(Pole)을 제공할 수 있다. 상기 부하의 전류가 변경되어 상기 극점이 변경되는 경우, 상기 안정기는 상기 합 전류에 기초하여 상기 영점이 상기 극점을 빠르게 쫓아가도록 상기 영점을 조절할 수 있다.

일 실시예에 있어서, 상기 안정기는 저항 및 커패시터를 포함할 수 있다. 상기 커패시터의 일 말단은 상기 제1 노드에 연결되고, 상기 커패시터의 타 말단은 상기 저항의 일 말단에 연결되고, 상기 저항의 타 말단에 접지 전압이 인가될 수 있다. 상기 저항의 레지스턴스는 상기 합 전류에 기초하여 변경될 수 있다.

일 실시예에 있어서, 상기 레귤레이터 회로는 상기 제1 전압에 기초하여 바이어스 전류를 생성하고, 상기 바이어스 전류를 상기 오피 앰프, 상기 버퍼 및 상기 제2 피드백부에 전달하는 제3 피드백부를 더 포함할 수 있다.

일 실시예에 있어서, 상기 출력 전압에 언더슈트(Undershoot)가 발생하여 상기 제1 전압이 증가하는 경우, 상기 제3 피드백부는 상기 바이어스 전류를 증가시키고, 상기 오피 앰프, 상기 버퍼 및 상기 제2 피드백부는 상기 증가된 바이어스 전류에 응답하여 출력 전류량을 증가시켜 상기 언더슈트의 상쇄를 가속할 수 있다.

일 실시예에 있어서, 상기 제3 피드백부는 앰프, 전류원 및 전류 합산기를 포함할 수 있다. 상기 앰프의 입력단에 상기 제1 전압이 인가되고, 상기 앰프의 출력단에서 내부 피드백 전류가 출력될 수 있다. 상기 전류원은 기본 전류를 생성할 수 있다. 상기 전류 합산기는 상기 기본 전류와 상기 내부 피드백 전류를 더하여 상기 바이어스 전류를 생성할 수 있다.

일 실시예에 있어서, 상기 제3 피드백부는 앰프, 커패시터, 전류원 및 전류 합산기를 포함할 수 있다. 상기 커패시터의 일 말단에 상기 제1 전압이 인가되고, 상기 커패시터의 타 말단은 상기 앰프의 입력단에 연결되고, 상기 앰프의 출력단에서 내부 피드백 전류가 출력될 수 있다. 상기 전류원은 기본 전류를 생성할 수 있다. 상기 전류 합산기는 상기 기본 전류와 상기 내부 피드백 전류를 더하여 상기 바이어스 전류를 생성할 수 있다.

일 실시예에 있어서, 상기 전류 감지부는 상기 제1 감지 전류에 비례하는 제2 감지 전류를 더 생성할 수 있다. 상기 제1 및 제2 감지 전류들은 상기 구동 트랜지스터의 소스에서 출력되는 전류에 비례할 수 있다. 상기 레귤레이터 회로는 상기 제1 전압 및 상기 제2 감지 전류에 기초하여 바이어스 전류를 생성하고, 상기 바이어스 전류를 상기 오피 앰프, 상기 버퍼 및 상기 제2 피드백부에 전달하는 제3 피드백부를 더 포함할 수 있다.

일 실시예에 있어서, 상기 출력 전압에 언더슈트(Undershoot)가 발생하여 상기 제1 전압이 증가하고 상기 제2 감지 전류가 증가하는 경우, 상기 제3 피드백부는 상기 바이어스 전류를 증가시키고, 상기 오피 앰프, 상기 버퍼 및 상기 제2 피드백부는 상기 증가된 바이어스 전류에 응답하여 출력 전류량을 증가시켜 상기 언더슈트의 상쇄를 가속할 수 있다.

일 실시예에 있어서, 상기 제3 피드백부는 앰프, 전류원 및 전류 합산기를 포함할 수 있다. 상기 앰프의 입력단에 상기 제1 전압이 인가되고, 상기 앰프의 출력단에서 내부 피드백 전류가 출력될 수 있다. 상기 전류원은 기본 전류를 생성할 수 있다. 상기 전류 합산기는 상기 기본 전류, 상기 제2 감지 전류 및 상기 내부 피드백 전류를 더하여 상기 바이어스 전류를 생성할 수 있다.

일 실시예에 있어서, 상기 제3 피드백부는 앰프, 커패시터, 전류원 및 전류 합산기를 포함할 수 있다. 상기 커패시터의 일 말단에 상기 제1 전압이 인가되고, 상기 커패시터의 타 말단은 상기 앰프의 입력단에 연결되고, 상기 앰프의 출력단에서 내부 피드백 전류가 출력될 수 있다. 상기 전류원은 기본 전류를 생성할 수 있다. 상기 전류 합산기는 상기 기본 전류, 상기 제2 감지 전류 및 상기 내부 피드백 전류를 더하여 상기 바이어스 전류를 생성할 수 있다.

일 실시예에 있어서, 상기 제2 피드백부는 리플 감지부 및 피드백 전류 생성부를 포함할 수 있다. 상기 리플 감지부는 상기 출력 전압에 기초하여 생성한 전류 배출 신호 및 전류 흡인 신호를 각각 제1 내부 노드 및 제2 내부 노드를 통해서 출력하고, 상기 리플이 언더슈트일 때 상기 전류 배출 신호를 활성화하고, 상기 리플이 오버슈트일 때 상기 전류 흡인 신호를 활성화할 수 있다. 상기 피드백 전류 생성부는 상기 전류 배출 신호 및 상기 전류 흡인 신호에 기초하여 상기 제1 내지 제4 피드백 전류들을 생성할 수 있다.

일 실시예에 있어서, 상기 전류 배출 신호가 활성화된 경우 상기 피드백 전류 생성부는 양의 값을 가지는 상기 제1 내지 제4 피드백 전류들을 생성할 수 있다. 상기 전류 흡인 신호가 활성화된 경우 상기 피드백 전류 생성부는 음의 값을 가지는 상기 제1 내지 제4 피드백 전류들을 생성할 수 있다.

일 실시예에 있어서, 상기 제2 피드백부는 커패시터, 리플 감지부 및 피드백 전류 생성부를 포함할 수 있다. 상기 커패시터의 일 말단에 상기 출력 전압이 인가되고, 상기 커패시터의 타 말단은 제1 내부 노드에 연결될 수 있다. 상기 리플 감지부는 상기 제1 내부 노드의 전압에 기초하여 생성한 전류 배출 신호 및 전류 흡인 신호를 각각 제2 내부 노드 및 제3 내부 노드를 통해서 출력하고, 상기 리플이 언더슈트일 때 상기 전류 배출 신호를 활성화하고, 상기 리플이 오버슈트일 때 상기 전류 흡인 신호를 활성화할 수 있다. 상기 피드백 전류 생성부는 상기 전류 배출 신호 및 상기 전류 흡인 신호에 기초하여 상기 제1 내지 제4 피드백 전류들을 생성할 수 있다.

일 실시예에 있어서, 상기 제1 피드백부는 제1 저항 및 제2 저항을 포함할 수 있다. 상기 제1 저항의 일 말단이 상기 제3 노드에 연결되고, 상기 제1 저항의 타 말단이 내부 노드에 연결될 수 있다. 상기 제2 저항의 일 말단이 상기 내부 노드에 연결되고, 상기 제2 저항의 타 말단에 접지 전압이 인가되고, 상기 내부 노드의 전압이 상기 피드백 전압일 수 있다.

상기 일 목적을 달성하기 위해, 본 발명의 일 실시예에 따른 레귤레이터 회로는 오피 앰프, 버퍼, 구동 트랜지스터, 제1 내지 제3 피드백부들 및 전류 감지부를 포함한다. 상기 오피 앰프는 입력 전압과 피드백 전압을 비교하여 생성한 제1 전압으로서 제1 노드를 구동한다. 상기 버퍼는 상기 제1 전압을 버퍼링하여 생성한 제2 전압으로서 제2 노드를 구동한다. 상기 구동 트랜지스터는 전원 전압이 인가되는 드레인, 상기 제2 노드와 연결되는 게이트 및 제3 노드와 연결되는 소스를 구비한다. 상기 제1 피드백부는 상기 제3 노드의 출력 전압을 전압 분배하여 상기 피드백 전압을 생성한다. 상기 전류 감지부는 상기 제2 전압에 기초하여 제1 감지 전류를 생성한다. 상기 제2 피드백부는 상기 출력 전압의 리플에 상응하는 제1 내지 제3 피드백 전류들을 생성하고, 상기 제1 및 제2 피드백 전류들을 상기 제1 및 제2 노드들에 각각 공급하고, 상기 제3 피드백 전류를 상기 제3 노드에 공급하여 상기 리플의 감소 속도를 제고한다. 상기 제3 피드백부는 상기 제1 전압 및 상기 제1 감지 전류에 기초하여 바이어스 전류를 생성하고, 상기 바이어스 전류를 상기 오피 앰프, 상기 버퍼 및 상기 제2 피드백부에 전달한다.

일 실시예에 있어서, 상기 출력 전압에 언더슈트(Undershoot)가 발생하여 상기 제1 전압이 증가하고 상기 제1 감지 전류가 증가하는 경우, 상기 제3 피드백부는 상기 바이어스 전류를 증가시키고, 상기 오피 앰프, 상기 버퍼 및 상기 제2 피드백부는 상기 증가된 바이어스 전류에 응답하여 출력 전류량을 증가시켜 상기 언더슈트의 상쇄를 가속할 수 있다.

일 실시예에 있어서, 상기 전류 감지부는 상기 제1 감지 전류에 비례하는 제2 감지 전류를 더 생성할 수 있다. 상기 제2 피드백부는 상기 제1 내지 제3 피드백 전류들에 비례하는 제4 피드백 전류를 더 생성할 수 있다. 상기 레귤레이터 회로는 상기 제4 피드백 전류와 상기 제2 감지 전류의 합 전류에 기초하여 상기 출력 전압의 공진을 억제하는 안정기를 더 포함할 수 있다.

본 발명의 실시예들에 따른 레귤레이터 회로들은 출력 전압에 리플이 발생하였을 때, 피드백 전류들을 복수의 피드백 루프들을 통해 레귤레이터 회로의 노드들에 피드백하여 상기 리플을 신속히 제거할 수 있다. 또한, 상기 레귤레이터 회로들은 부하 전류가 변경되어 부하에 의해 생성되는 극점이 변경될 때, 안정기에 의해 생성되는 영점이 변경되는 극점을 신속히 따라가도록 하여 출력 전압의 공진을 방지할 수 있다.

도 1은 본 발명의 일 실시예에 따른 레귤레이터 회로를 나타내는 블록도이다.
도 2는 도 1의 레귤레이터 회로에 포함되는 안정기를 나타내는 회로도이다.
도 3은 도 1의 레귤레이터 회로에 포함되는 부하를 나타내는 회로도이다.
도 4 내지 6a는 도 1의 레귤레이터 회로의 동작을 나타내는 그래프들이다.
도 7 및 8은 도 1의 레귤레이터 회로에 포함되는 제3 피드백부의 실시예들을 나타내는 회로도들이다.
도 9는 도 1의 레귤레이터 회로에 포함되는 전류 감지부를 나타내는 회로도이다.
도 10 및 11은 도 1의 레귤레이터 회로에 포함되는 제3 피드백부의 실시예들을 나타내는 회로도들이다.
도 12는 도 1의 레귤레이터 회로에 포함되는 제2 피드백부의 일 실시예를 나타내는 블록도이다.
도 13 및 14는 도 12의 제2 피드백부에 포함되는 리플 감지부의 실시예들을 나타내는 블록도들이다.
도 15는 도 12의 제2 피드백부에 포함되는 피드백 전류 생성부를 나타내는 회로도이다.
도 16은 도 1의 레귤레이터 회로에 포함되는 제2 피드백부의 다른 실시예를 나타내는 블록도이다.
도 17은 도 1의 레귤레이터 회로에 포함되는 제1 피드백부를 나타내는 회로도이다.
도 18은 도 1의 레귤레이터 회로의 동작을 나타내는 파형도이다.
도 19는 본 발명의 다른 실시예에 따른 레귤레이터 회로를 나타내는 블록도이다.
도 20은 본 발명의 일 실시예에 따른 솔리드 스테이트 드라이브 시스템을 나타내는 블록도이다.
도 21은 발명의 일 실시예에 따른 모바일 시스템을 나타내는 블록도이다.

본문에 개시되어 있는 본 발명의 실시예들에 대해서, 특정한 구조적 내지 기능적 설명들은 단지 본 발명의 실시예를 설명하기 위한 목적으로 예시된 것으로, 본 발명의 실시예들은 다양한 형태로 실시될 수 있으며 본문에 설명된 실시예들에 한정되는 것으로 해석되어서는 안 된다.

본 발명은 다양한 변경을 가할 수 있고 여러 가지 형태를 가질 수 있는 바, 특정 실시예들을 도면에 예시하고 본문에 상세하게 설명하고자 한다. 그러나, 이는 본 발명을 특정한 개시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다. 각 도면을 설명하면서 유사한 참조부호를 구성요소에 대해 사용하였다.

제1, 제2 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되어서는 안 된다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 사용된다. 예를 들어, 본 발명의 권리 범위로부터 이탈되지 않은 채 제1 구성요소는 제2 구성요소로 명명될 수 있고, 유사하게 제2 구성요소도 제1 구성요소로 명명될 수 있다.

어떤 구성요소가 다른 구성요소에 "연결되어" 있다거나 "접속되어" 있다고 언급된 때에는, 그 다른 구성요소에 직접적으로 연결되어 있거나 또는 접속되어 있을 수도 있지만, 중간에 다른 구성요소가 존재할 수도 있다고 이해되어야 할 것이다. 반면에, 어떤 구성요소가 다른 구성요소에 "직접 연결되어" 있다거나 "직접 접속되어" 있다고 언급된 때에는, 중간에 다른 구성요소가 존재하지 않는 것으로 이해되어야 할 것이다. 구성요소들 간의 관계를 설명하는 다른 표현들, 즉 "~사이에"와 "바로 ~사이에" 또는 "~에 이웃하는"과 "~에 직접 이웃하는" 등도 마찬가지로 해석되어야 한다.

본 출원에서 사용한 용어는 단지 특정한 실시예를 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 출원에서, "포함하다" 또는 "가지다" 등의 용어는 설시된 특징, 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.

다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미를 가지고 있다. 일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥 상 가지는 의미와 일치하는 의미를 가지는 것으로 해석되어야 하며, 본 출원에서 명백하게 정의하지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다.

이하, 첨부한 도면들을 참조하여, 본 발명의 바람직한 실시예를 보다 상세하게 설명하고자 한다. 도면 상의 동일한 구성 요소에 대해서는 동일한 참조 부호를 사용하고 동일한 구성 요소에 대해서 중복된 설명은 생략한다.

도 1은 본 발명의 일 실시예에 따른 레귤레이터 회로를 나타내는 블록도이다.

도 1을 참조하면, 레귤레이터 회로(100)는 오피 앰프(OP AMP 1; 110), 버퍼(BUFFER 1; 120), 구동 트랜지스터(PTR1; 130), 제1 피드백부(FBU11; 140), 전류 감지부(CURRENT SENSOR; 180), 제2 피드백부(FBU12; 160) 및 안정기(STABILIZER; 140)를 포함한다.

오피 앰프(110)는 입력 전압(VIN)과 피드백 전압(VFB)을 비교하여 생성한 제1 전압(V1)으로서 제1 노드(N11)를 구동한다. 버퍼(120)는 제1 전압(V1)을 버퍼링하여 생성한 제2 전압(V2)으로서 제2 노드(N12)를 구동한다. 구동 트랜지스터(130)는 전원 전압(VDD)이 인가되는 드레인, 제2 노드(N12)와 연결되는 게이트 및 제3 노드(N13)와 연결되는 소스를 구비한다. 구동 트랜지스터(130)는 NMOS 트랜지스터로 구현될 수 있다. 오피 앰프(110), 버퍼(120), 및 구동 트랜지스터(130)는 통상의 기술자에게 널리 알려진 전자 회로들이므로, 오피 앰프(110), 버퍼(120), 및 구동 트랜지스터(130)에 대한 자세한 설명은 생략한다.

제1 피드백부(140)는 제3 노드(N13)의 출력 전압(VOUT)을 전압 분배하여 피드백 전압(VFB)을 생성한다. 전류 감지부(180)는 제2 전압(V2)에 기초하여 제1 감지 전류(SC1)를 생성한다. 제2 피드백부(160)는 출력 전압(VOUT)의 리플에 상응하는 제1 내지 제4 피드백 전류들(FC1, FC2, FC3, 및 FC4)을 생성하고, 제1 및 제2 피드백 전류들(FC1 및 FC2)을 제1 및 제2 노드들(N11 및 N12)에 각각 공급하고, 제4 피드백 전류(FC4)를 제3 노드(N13)에 공급하여 상기 리플의 감소 속도를 제고한다. 안정기(150)는 제3 피드백 전류(FC3)와 제1 감지 전류(SC1)의 합 전류(AC)에 기초하여 출력 전압(VOUT)의 공진을 억제한다. 제1 피드백부(140)에 대하여 도 17을 참조하여 후술하고, 전류 감지부(180)에 대하여 도 9를 참조하여 후술하고, 제2 피드백부(160)에 대하여 도 12 내지 15를 참조하여 후술하고, 안정기(150)에 대하여 도 2를 참조하여 후술한다.

레귤레이터 회로(100)는 부하(LOAD; 190)를 더 포함할 수 있다. 부하(190)의 일 말단은 제3 노드(N13)에 연결되고, 부하(190)의 타 말단에 접지 전압(GND)이 인가될 수 있다.

도 2는 도 1의 레귤레이터 회로에 포함되는 안정기를 나타내는 회로도이다.

도 2를 참조하면, 안정기(190)는 저항(RZ) 및 커패시터(CZ)를 포함할 수 있다. 커패시터(CZ)의 일 말단은 제1 노드(N11)에 연결되고, 커패시터(CZ)의 타 말단은 저항(RZ)의 일 말단에 연결되고, 저항(RZ)의 타 말단에 접지 전압(GND)이 인가될 수 있다. 저항(RZ)의 레지스턴스는 합 전류(AC)에 기초하여 변경될 수 있다.

안정기(190)는 저항(RZ)과 커패시터(CZ)에 상응하는 영점(Zero)을 레귤레이터 회로(100)에 제공할 수 있다. 저항(RZ)이 합 전류(AC)에 의해 변경되는 경우, 상기 영점은 저항(RZ)에 상응하는 값으로 변경될 수 있다.

도 3은 도 1의 레귤레이터 회로에 포함되는 부하를 나타내는 회로도이다.

도 3을 참조하면, 부하(150)는 일반적인 부하의 등가 회로를 나타낸다. 부하(150)는 부하 커패시터(CL), 부하 커패시터(CL)의 기생 저항(ESR) 및 부하 저항(RL)을 포함할 수 있다. 기생 저항(ESR)의 일 말단은 제3 노드(N13)와 연결되고, 기생 저항(ESR)의 타 말단은 부하 커패시터(CL)의 일 말단과 연결되고, 부하 커패시터(CL)의 타 말단에는 접지 전압(GND)이 인가될 수 있다. 부하 저항(RL)의 일 말단은 제3 노드(N13)와 연결되고, 부하 저항(RL)의 타 말단에는 접지 전압(GND)이 인가될 수 있다. 부하(150)는 도 3의 구조 외 다른 구조로서 구현될 수도 있다.

도 4 내지 6a는 도 1의 레귤레이터 회로의 동작을 나타내는 그래프들이다.

도 1 내지 3을 참조하면, 레귤레이터 회로(100)는 한 개의 영점(Z1)과 세 개의 우세 극점들(P1, P2, 및 P3)을 포함한다. 영점(Z1)은 안정기(150)에 포함되는 저항(RZ)과 커패시터(CZ)에 의해 결정된다. 제1 우세 극점(P1)은 오피 앰프(110)의 출력 저항, 오피 앰프(110)의 출력단의 기생 커패시턴스, 및 버퍼(120)의 기생 입력 커패시턴스에 의해 결정된다. 제2 우세 극점(P2)는 제1 피드백부(140)에 포함되는 제1 저항(RD1) 및 제2 저항(RD2)(도 17 참조), 구동 트랜지스터(130)의 소스의 출력 저항, 부하 커패시터(CL)에 의해 결정된다. 제3 우세 극점(P3)는 버퍼(120)의 출력 저항, 구동 트랜지스터(130)의 게이트 입력 커패시턴스 및 버퍼(120)의 출력단의 기생 커패시턴스에 의해서 결정된다.

도 4를 참조하면, 제1 그래프(G1)는 부하(190)의 크기가 작을 때(LIGHT LOAD) 레귤레이터 회로(100)의 주파수 특성 곡선을 나타내고, 제2 그래프(G2)는 부하(190)의 크기가 클 때(HEAVY LOAD) 레귤레이터 회로(100)의 주파수 특성 곡선을 나타낸다.

도 4는 부하(190)의 크기가 큰 경우와 부하(190)의 크기가 작은 경우의 레귤레이터 회로(100)의 주파수 특성 곡선을 나타낸다. 부하(190)의 크기가 작은 경우(제1 그래프(G1)), 제2 저부하 우세 극점(P2L)(달리 말하면, 부하 극점(Load pole))은 제1 저부하 우세 극점(P1L)과 가깝다. 그러나, 증폭률 보상(Gain compensation)을 통해 레귤레이터 회로(100)를 안정화시키도록 저부하 영점(Z1L)이 제2 저부하 우세 극점(P2L)을 쫓아간다. 부하(190)의 크기가 큰 경우(제2 그래프(G2)), 제2 저부하 우세 극점(P2L)은 제2 고부하 우세 극점(P2H)로 이동한다. 그러나, 저부하 영점(Z1L)이 제2 저부하 우세 극점(P2L)과 같이 움직이므로 레귤레이터 회로(100)는 안정화된다. 제3 우세 극점(P3)는 부하 전류에 의해 움직일 수 있다. 부하(190)의 크기가 증가하는 경우, 레귤레이터 회로(100)의 주파수 특성 곡선은 제1 그래프(G1)에서 제2 그래프(G2)로 천이한다.

도 5는 부하(190)의 크기가 갑자기 증가하여 레귤레이터 회로(100)의 출력 부하 전류가 갑자기 증가하는 경우를 나타낸다. 이 경우, 전류 감지부(180)의 늦은 응답 속도로 인해 영점(Z1)과 제3 우세 극점(P3)는 느리게 움직인다. 결과적으로, 레귤레이터 회로(100)는 도 5의 세 우세 극점들(P1L, P3L, 및 P2H)과 저부하 영점(Z1L)을 포함하고, 레귤레이터 회로(100)는 불안정해지고, 언더슈트가 발생한다.도 6은 안정기(150)가 합 전류(AC)에 기초하여 출력 전압(VOUT)의 리플에 따라 영점(Z1)을 신속하게 변환시키는 경우, 레귤레이터 회로(100)의 주파수 특성 곡선을 나타낸다. 부하(190)에 흐르는 전류가 변경되어 제2 우세 극점(P2)이 변경되는 경우, 제2 피드백부(160)은 출력 전압(VOUT)의 리플에 상응하는 제3 피드백 전류(FC3)를 생성하고, 안정기(150)는 제3 피드백 전류(FC3)와 제1 감지 전류(SC1)를 합한 합 전류(AC)에 기초하여 영점(Z1)이 제2 우세 극점(P2)을 빠르게 쫓아가도록 영점(Z1)을 조절할 수 있다. 이 경우, 출력 전압(VOUT)의 공진이 줄어든다.

도 6a는 도 4 내지 도 6의 영점 및 우세 극점들의 이동 과정을 하나의 그래프에 나타낸 도면이다. 도 6a는 도 4 내지 6에 기초하여 이해할 수 있으므로 자세한 설명은 생략한다.

도 7 및 8은 도 1의 레귤레이터 회로에 포함되는 제3 피드백부의 실시예들을 나타내는 회로도들이다. 레귤레이터 회로(100)는 제1 전압(V1)에 기초하여 바이어스 전류(BIAS CUR)를 생성하고, 바이어스 전류(BIAS CUR)를 오피 앰프(110), 버퍼(120) 및 제2 피드백부(160)에 전달하는 제3 피드백부(170)를 더 포함할 수 있다. 출력 전압(VOUT)에 언더슈트(Undershoot)가 발생하여 제1 전압(V1)이 증가하는 경우, 제3 피드백부(170)는 바이어스 전류(BIAS CUR)를 증가시키고, 오피 앰프(110), 버퍼(120) 및 제2 피드백부(160)는 증가된 바이어스 전류(BIAS CUR)에 응답하여 출력 전류량을 증가시켜 상기 언더슈트의 상쇄를 가속할 수 있다.

도 7을 참조하면, 제3 피드백부(170A)는 앰프(AMPA; 171A), 전류원(172A) 및 전류 합산기(173A)를 포함할 수 있다.

앰프(171A)의 입력단에 제1 전압(V1)이 인가되고, 앰프(171A)의 출력단에서 내부 피드백 전류(IFB CURA)가 출력될 수 있다. 전류원(172A)은 기본 전류(BASE CUR)를 생성할 수 있다. 전류 합산기(173A)는 기본 전류(BASE CUR)와 내부 피드백 전류(IFB CURA)를 더하여 바이어스 전류(BIAS CUR)를 생성할 수 있다.

도 8을 참조하면, 제3 피드백부(170B)는 앰프(AMPB; 171B), 커패시터(172B), 전류원(173B) 및 전류 합산기(174B)를 포함할 수 있다.

커패시터(172B)의 일 말단에 제1 전압(V1)이 인가되고, 커패시터(172B)의 타 말단은 앰프(171B)의 입력단에 연결되고, 앰프(171B)의 출력단에서 내부 피드백 전류(IFB CURB)가 출력될 수 있다. 전류원(173B)은 기본 전류(BASE CUR)를 생성할 수 있다. 전류 합산기(174B)는 기본 전류(BASE CUR)와 내부 피드백 전류(IFB CUR)를 더하여 바이어스 전류(BIAS CUR)를 생성할 수 있다.

커패시터(172B)는 제1 전압(V1)과 앰프(171B)의 입력단의 전압을 커플링할 수 있다. 다시 말해, 제1 전압(V1) 중 교류 성분만 앰프(171B)의 입력단에 전달될 수 있다.

도 9는 도 1의 레귤레이터 회로에 포함되는 전류 감지부를 나타내는 회로도이다.

도 9를 참조하면, 전류 감지부(180)는 제1, 제2 및 제3 감지 트랜지스터들(181, 182 및 183)을 포함할 수 있다.

제1 감지 트랜지스터(181)의 소스에 전원 전압(VDD)이 인가되고, 제1 감지 트랜지스터(181)의 게이트는 제2 노드(N12)에 연결되고, 제1 감지 트랜지스터(181)의 드레인에서 제1 감지 전류(SC1)가 출력될 수 있다. 제2 감지 트랜지스터(182)의 소스에 전원 전압(VDD)이 인가되고, 제2 감지 트랜지스터(182)의 게이트는 제2 노드(N12)에 연결되고, 제2 감지 트랜지스터(182)의 드레인에서 제2 감지 전류(SC2)가 출력될 수 있다. 제3 감지 트랜지스터(183)의 소스에 전원 전압(VDD)이 인가되고, 제3 감지 트랜지스터(183)의 게이트는 제2 노드(N12)에 연결되고, 제3 감지 트랜지스터(183)의 드레인은 제2 노드(N12)에 연결될 수 있다. 제3 감지 트랜지스터(183)가 드레인에서 출력하는 감지 전류(ISEN)는 구동 트랜지스터(130)가 소스에서 출력하는 부하 전류(ILOAD)와 비례할 수 있다. 제1 및 제2 감지 전류들(SC1 및 SC2)은 감지 전류(ISEN)에 비례할 수 있다. 감지 전류(ISEN)와 제1 및 제2 감지 전류들(SC1 및 SC2)의 비율은 제3 감지 트랜지스터(183)의 종횡비(W/L)와 제1 및 제2 감지 트랜지스터들(181 및 182)의 종횡비들(W/L)의 비율에 상응할 수 있다.

도 10 및 11은 도 1의 레귤레이터 회로에 포함되는 제3 피드백부의 실시예들을 나타내는 회로도들이다. 레귤레이터 회로(100)는 제1 전압(V1) 및 제2 감지 전류(SC2)에 기초하여 바이어스 전류(BIAS CUR)를 생성하고, 바이어스 전류(BIAS CUR)를 오피 앰프(110), 버퍼(120) 및 제2 피드백부(160)에 전달하는 제3 피드백부(170)를 더 포함할 수 있다. 출력 전압(VOUT)에 언더슈트(Undershoot)가 발생하여 제1 전압(V1)이 증가하고 제2 감지 전류(SC2)가 증가하는 경우, 제3 피드백부(170)는 바이어스 전류(BIAS CUR)를 증가시키고, 오피 앰프(110), 버퍼(120) 및 제2 피드백부(160)는 증가된 바이어스 전류(BIAS CUR)에 응답하여 출력 전류량을 증가시켜 상기 언더슈트의 상쇄를 가속할 수 있다.

도 10을 참조하면, 제3 피드백부(170C)는 앰프(AMPC; 171C), 전류원(172C) 및 전류 합산기(173C)를 포함할 수 있다.

앰프(171C)의 입력단에 제1 전압(V1)이 인가되고, 앰프(171C)의 출력단에서 내부 피드백 전류(IFB CURC)가 출력될 수 있다. 전류원(172C)은 기본 전류(BASE CUR)를 생성할 수 있다. 전류 합산기(173C)는 기본 전류(BASE CUR), 제2 감지 전류(SC2) 및 내부 피드백 전류(IFB CURC)를 더하여 바이어스 전류(BIAS CUR)를 생성할 수 있다.

도 11을 참조하면, 제3 피드백부(170D)는 앰프(AMPD; 171D), 커패시터(172D), 전류원(173D) 및 전류 합산기(174D)를 포함할 수 있다.

커패시터(172D)의 일 말단에 제1 전압(V1)이 인가되고, 커패시터(172D)의 타 말단은 앰프(171D)의 입력단에 연결되고, 앰프(171D)의 출력단에서 내부 피드백 전류(IFB CURD)가 출력될 수 있다. 전류원(173D)은 기본 전류(BASE CUR)를 생성할 수 있다. 전류 합산기(174D)는 기본 전류(BASE CUR), 제2 감지 전류(SC2) 및 내부 피드백 전류(IFB CURD)를 더하여 바이어스 전류(BIAS CUR)를 생성할 수 있다.

커패시터(172D)는 제1 전압(V1)과 앰프(171D)의 입력단의 전압을 커플링할 수 있다. 다시 말해, 제1 전압(V1) 중 교류 성분만 앰프(171D)의 입력단에 전달될 수 있다.

도 12는 도 1의 레귤레이터 회로에 포함되는 제2 피드백부의 일 실시예를 나타내는 블록도이다.

도 12를 참조하면, 제2 피드백부(160A)는 리플 감지부(RDA) 및 피드백 전류 생성부(FCGA)를 포함할 수 있다.

리플 감지부(RDA)는 출력 전압(VOUT)에 기초하여 생성한 전류 배출 신호(CES) 및 전류 흡인 신호(CAS)를 각각 제1 내부 노드(NT11) 및 제2 내부 노드(NT12)를 통해서 출력하고, 출력 전압(VOUT)의 리플이 언더슈트일 때 전류 배출 신호(CES)를 활성화하고, 상기 리플이 오버슈트일 때 전류 흡인 신호(CAS)를 활성화할 수 있다. 리플 감지부(RDA)의 실시예들에 대하여 도 13 및 14를 참조하여 후술한다.

피드백 전류 생성부(FCG)는 전류 배출 신호(CES) 및 전류 흡인 신호(CAS)에 기초하여 제1 내지 제4 피드백 전류들(FC1, FC2, FC3, 및 FC4)을 생성할 수 있다. 전류 배출 신호(CES)가 활성화된 경우 피드백 전류 생성부(FCG)는 양의 값을 가지는 제1 내지 제4 피드백 전류들(FC1, FC2, FC3, 및 FC4)을 생성할 수 있다. 전류 흡인 신호(CAS)가 활성화된 경우 피드백 전류 생성부(FCG)는 음의 값을 가지는 제1 내지 제4 피드백 전류들(FC1, FC2, FC3, 및 FC4)을 생성할 수 있다. 피드백 전류 생성부(FCG)에 대하여 도 15를 참조하여 후술한다.

제2 피드백부(160)는 도 12의 실시예(160A) 외 다른 구조로서 구현될 수도 있다.

도 13 및 14는 도 12의 제2 피드백부에 포함되는 리플 감지부의 실시예들을 나타내는 블록도들이다.

도 13을 참조하면, 리플 감지부(RDA-1)는 제1 내지 제3 PMOS 트랜지스터들(T11, T12, 및 T13), 제1 내지 제3 NMOS 트랜지스터들(T14, T15, 및 T16), 제1 및 제2 저역 통과 필터들(LPF11 및 LPF12) 및 전류원(CS11)을 포함할 수 있다.

제1 PMOS 트랜지스터(T11)는 전원 전압(VDD)이 인가되는 소스, 제3 내부 노드(NT13)에 연결되는 게이트 및 제2 내부 노드(NT12)에 연결되는 드레인을 구비할 수 있다. 제2 내부 노드(NT12)에서 전류 흡인 신호(CAS)가 출력될 수 있다. 제1 저역 통과 필터(LPF11)는 제3 내부 노드(NT13) 및 제4 내부 노드(NT14)에 연결될 수 있다. 제2 PMOS 트랜지스터(T12)는 전원 전압(VDD)이 인가되는 소스, 제4 내부 노드(NT14)에 연결되는 게이트 및 제4 내부 노드(NT14)에 연결되는 드레인을 구비할 수 있다. 제3 PMOS 트랜지스터(T13)는 전원 전압(VDD)이 인가되는 소스, 제4 내부 노드(NT14)에 연결되는 게이트 및 제1 내부 노드(NT11)에 연결되는 드레인을 구비할 수 있다. 제1 내부 노드(NT11)에서 전류 배출 신호(CES)가 출력될 수 있다. 제1 저역 통과 필터(LPF11)의 구조는 통상의 기술자에게 널리 알려져 있으므로 자세한 설명은 생략한다.

제1 및 제2 PMOS 트랜지스터들(T11, T12)는 제1 전류 거울 구조(Current Mirror Structure)를 형성하고, 제2 및 제3 PMOS 트랜지스터들(T12, T13)는 제2 전류 거울 구조를 형성한다. 일 실시예에 있어서, 제1 및 제3 PMOS 트랜지스터들(T11, T13)의 종횡비들(Aspect ratios; W/L)은 제2 PMOS 트랜지스터(T12)의 종횡비의 K 배일 수 있다 (K는 1을 초과하는 유리수). 다시 말해, 제1 및 제3 PMOS 트랜지스터들(T11, T13)의 전류 구동 능력들이 제2 PMOS 트랜지스터(T12)의 전류 구동 능력의 K 배일 수 있다. 이 경우, 제1 및 제3 PMOS 트랜지스터들(T11, T13)의 드레인-소스 간 저항이 감소하여, 제1 및 제2 내부 노드들(NT11 및 NT12)의 전압들이 전원 전압(VDD)에 근접하고, 제1 및 제3 PMOS 트랜지스터들(T11, T13)은 대부분 선형 구간(Linear region or triode region)에서 동작할 수 있다.

제1 NMOS 트랜지스터(T14)는 제2 내부 노드(NT12)에 연결되는 드레인, 제3 노드(N13)에 연결되는 게이트 및 제5 내부 노드(NT15)에 연결되는 소스를 구비할 수 있다. 제2 NMOS 트랜지스터(T15)는 제4 내부 노드(NT14)에 연결되는 드레인, 제3 노드(N13)에 연결되는 게이트 및 제5 내부 노드(NT15)에 연결되는 소스를 구비할 수 있다. 제2 저역 통과 필터(LPF12)는 제3 노드(N13), 제5 내부 노드(NT15) 및 제6 내부 노드(NT16)에 연결될 수 있다. 제3 NMOS 트랜지스터(T16)는 제1 내부 노드(NT11)에 연결되는 드레인, 제6 내부 노드(NT16)에 연결되는 게이트 및 제5 내부 노드(NT15)에 연결되는 소스를 구비할 수 있다. 전류원(CS11)은 제5 내부 노드(NT15)에 연결되는 일 말단 및 접지 전압(GND)이 인가되는 타 말단을 구비할 수 있다. 일 실시예에 있어서, 제1 내지 제3 NMOS 트랜지스터들(T14, T15 및 T16)의 종횡비들(aspect ratios; W/L)은 모두 동일할 수 있다. 제2 저역 통과 필터(LPF12)의 구조는 통상의 기술자에게 널리 알려져 있으므로 자세한 설명은 생략한다.

출력 전압 신호(VOUT)가 일시적으로 하강 리플을 가지는 경우, 즉 출력 전압 신호(VOUT)의 리플이 언더슈트인 경우, 제2 NMOS 트랜지스터(T15)의 게이트 전압이 감소하였기 때문에 제2 NMOS 트랜지스터(T15)의 드레인-소스 간의 저항은 증가하고, 제4 내부 노드(NT14)의 전압은 증가한다. 출력 전압 신호(VOUT)의 하강 리플은 고주파 성분이기 때문에 제4 내부 노드(NT14)의 전압 상승 리플도 고주파 성분이고, 제4 내부 노드(NT14)의 전압 상승 리플은 제1 저역 통과 필터(LPF11)에 의해 필터링되어 제3 내부 노드(NT13)에 전달되지 않는다. 제1 NMOS 트랜지스터(T14)의 게이트 전압이 감소하였기 때문에 제1 NMOS 트랜지스터(T14)의 드레인-소스 간의 저항은 증가하고, 제2 내부 노드(NT12)의 전압은 제1 PMOS 트랜지스터(T11)의 큰 전류 구동 능력에 의해 출력 전압 신호(VOUT)의 하강 폭보다 K 배 큰 상승 폭을 가지고 상승하므로, 전류 흡인 신호(CAS)는 비활성화된다. 제3 PMOS 트랜지스터(T13)의 게이트 전압이 증가하였기 때문에, 제3 PMOS 트랜지스터(T13)의 드레인-소스 간의 저항은 증가하고, 제1 내부 노드(NT11)의 전압은 제3 PMOS 트랜지스터(T13)의 큰 전류 구동 능력에 의해 출력 전압 신호(VOUT)의 하강 폭보다 K 배 큰 하강 폭을 가지고 하강하므로, 전류 배출 신호(CES)는 활성화된다.

출력 전압 신호(VOUT)가 일시적으로 상승 리플을 가지는 경우, 즉 출력 전압 신호(VOUT)의 리플이 오버슈트인 경우, 제2 NMOS 트랜지스터(T15)의 게이트 전압이 증가하였기 때문에 제2 NMOS 트랜지스터(T15)의 드레인-소스 간의 저항은 감소하고, 제4 내부 노드(NT14)의 전압은 감소한다. 출력 전압 신호(VOUT)의 상승 리플은 고주파 성분이기 때문에 제4 내부 노드(NT14)의 전압 하강 리플도 고주파 성분이고, 제4 내부 노드(NT14)의 전압 하강 리플은 제1 저역 통과 필터(LPF11)에 의해 필터링되어 제3 내부 노드(NT13)에 전달되지 않는다. 제1 NMOS 트랜지스터(T14)의 게이트 전압이 증가하였기 때문에 제1 NMOS 트랜지스터(T14)의 드레인-소스 간의 저항은 감소하고, 제2 내부 노드(NT12)의 전압은 제1 PMOS 트랜지스터(T11)의 큰 전류 구동 능력에 의해 출력 전압 신호(VOUT)의 상승 폭보다 K 배 큰 하강 폭을 가지고 하강하므로, 전류 흡인 신호(CAS)는 활성화된다. 제3 PMOS 트랜지스터(T13)의 게이트 전압이 감소하였기 때문에, 제3 PMOS 트랜지스터(T13)의 드레인-소스 간의 저항은 감소하고, 제1 내부 노드(NT11)의 전압은 제3 PMOS 트랜지스터(T13)의 큰 전류 구동 능력에 의해 출력 전압 신호(VOUT)의 상승 폭보다 K 배 큰 상승 폭을 가지고 상승하므로, 전류 배출 신호(CES)는 비활성화된다.

도 14를 참조하면, 리플 감지부(RDA-2)는 제2 저역 통과 필터(LPF22)의 연결 관계를 제외하고 도 13의 리플 감지부(RDA-1)와 동일하다. 제2 저역 통과 필터(LPF22)는 제3 노드(N13), 접지 전압(GND) 노드 및 제6 내부 노드(NT26)에 연결될 수 있다. 제2 저역 통과 필터(LPF22)의 구조는 통상의 기술자에게 널리 알려져 있으므로 자세한 설명은 생략한다.

리플 감지부(RDA)는 도 13 및 14의 실시예들(RDA-1 및 RDA-2) 외 다른 구조로서 구현될 수도 있다.

도 15는 도 12의 제2 피드백부에 포함되는 피드백 전류 생성부를 나타내는 회로도이다.

도 15를 참조하면, 피드백 전류 생성부(FCGA)는 제1 내지 제5 전류원들(CS31, CS32, CS33, CS34, 및 CS35), 제1 내지 제5 PMOS 트랜지스터들(T31, T33, T35, T37, 및 T39) 및 제1 내지 제5 NMOS 트랜지스터들(T32, T34, T36, T38, 및 T3A)을 포함할 수 있다.

제1 전류원(CS31)은 전원 전압(VDD)이 인가되는 일 말단 및 제3 내부 노드(NT33)와 연결되는 타 말단을 구비한다. 제1 PMOS 트랜지스터(T31)는 제3 내부 노드(NT33)와 연결되는 소스, 제2 내부 노드(NT12)와 연결되는 게이트 및 제4 내부 노드(NT34)와 연결되는 드레인을 구비한다. 제1 NMOS 트랜지스터(T32)는 접지 전압(GND)이 인가되는 소스, 제4 내부 노드(NT34)와 연결되는 게이트 및 제4 내부 노드(NT34)와 연결되는 드레인을 구비한다. 제2 전류원(CS32)은 전원 전압(VDD)이 인가되는 일 말단 및 제5 내부 노드(NT35)와 연결되는 타 말단을 구비한다. 제2 PMOS 트랜지스터(T33)는 제5 내부 노드(NT35)와 연결되는 소스, 제1 내부 노드(NT11)와 연결되는 게이트 및 제1 피드백 전류(FC1)가 출력되는 제6 내부 노드(NT36)와 연결되는 드레인을 구비한다. 제2 NMOS 트랜지스터(T34)는 접지 전압(GND)이 인가되는 소스, 제4 내부 노드(NT34)와 연결되는 게이트 및 제6 내부 노드(NT36)와 연결되는 드레인을 구비한다. 제3 전류원(CS33)은 전원 전압(VDD)이 인가되는 일 말단 및 제7 내부 노드(NT37)와 연결되는 타 말단을 구비한다. 제3 PMOS 트랜지스터(T35)는 제7 내부 노드(NT37)와 연결되는 소스, 제1 내부 노드(NT11)와 연결되는 게이트 및 제2 피드백 전류(FC2)가 출력되는 제8 내부 노드(NT38)와 연결되는 드레인을 구비한다. 제3 NMOS 트랜지스터(T36)는 접지 전압(GND)이 인가되는 소스, 제4 내부 노드(NT34)와 연결되는 게이트 및 제8 내부 노드(NT38)와 연결되는 드레인을 구비한다. 제4 전류원(CS34)은 전원 전압(VDD)이 인가되는 일 말단 및 제9 내부 노드(NT39)와 연결되는 타 말단을 구비한다. 제4 PMOS 트랜지스터(T37)는 제9 내부 노드(NT39)와 연결되는 소스, 제1 내부 노드(NT11)와 연결되는 게이트 및 제3 피드백 전류(FC3)가 출력되는 제10 내부 노드(NT3A)와 연결되는 드레인을 구비한다. 제4 NMOS 트랜지스터(T38)는 접지 전압(GND)이 인가되는 소스, 제4 내부 노드(NT34)와 연결되는 게이트 및 제10 내부 노드(NT3A)와 연결되는 드레인을 구비한다. 제 5 PMOS 트랜지스터(T39)는 전원 전압(VDD)이 인가되는 소스, 제1 내부 노드(NT11)와 연결되는 게이트 및 제4 피드백 전류(FC4)가 출력되는 제11 내부 노드(NT3B)와 연결되는 드레인을 구비한다. 제5 NMOS 트랜지스터(T3A)는 접지 전압(GND)이 인가되는 소스, 제4 내부 노드(NT34)와 연결되는 게이트 및 제11 내부 노드(NT3B)와 연결되는 드레인을 구비한다.

제2 내지 제5 PMOS 트랜지스터들(T33, T35, T37, 및 T39)은 전류 배출 신호(CES)가 활성화되는 경우, 제1 내지 제4 피드백 전류들(FC1, FC2, FC3 및 FC4)을 양성 값들로서 구동할 수 있다. 다시 말해, 제2 내지 제5 PMOS 트랜지스터들(T33, T35, T37, 및 T39)은 전류 배출 신호(CES)가 활성화되는 경우 제1 내지 제4 피드백 전류들(FC1, FC2, FC3 및 FC4)을 외부로 출력할 수 있다.

제2 내지 제5 NMOS 트랜지스터들(T34, T36, T38, 및 T3A)은 전류 흡인 신호(CAS)가 활성화되는 경우 제1 내지 제4 피드백 전류들(FC1, FC2, FC3 및 FC4)을 음성 값들로서 구동할 수 있다. 다시 말해, 제2 내지 제5 NMOS 트랜지스터들(T34, T36, T38, 및 T3A)은 전류 흡인 신호(CAS)가 활성화되는 경우 제1 내지 제4 피드백 전류들(FC1, FC2, FC3 및 FC4)을 외부로부터 끌어올 수 있다.

일 실시예에 있어서, 제2 내지 제4 전류원들(CS32, CS33, 및 CS34)은 피드백 전류 생성부(FCGA)에서 제외될 수 있다. 다시 말하면, 제2 PMOS 트랜지스터(T33)의 소스에 전원 전압(VDD)이 인가될 수 있고, 제3 PMOS 트랜지스터(T35)의 소스에 전원 전압(VDD)이 인가될 수 있고, 제4 PMOS 트랜지스터(T37)의 소스에 전원 전압(VDD)이 인가될 수 있다.

피드백 전류 생성부(FCG)는 도 15의 실시예(FCGA) 외 다른 구조로서 구현될 수도 있다.

도 16은 도 1의 레귤레이터 회로에 포함되는 제2 피드백부의 다른 실시예를 나타내는 블록도이다.

도 16을 참조하면, 제2 피드백부(160B)는 커패시터(CC), 리플 감지부(RDB) 및 피드백 전류 생성부(FCGB)를 포함할 수 있다.

커패시터(CC)의 일 말단에 출력 전압(VOUT)이 인가되고, 커패시터(CC)의 타 말단은 제1 내부 노드(NT11B)에 연결될 수 있다. 리플 감지부(RDB)는 제1 내부 노드(NT11B)의 전압에 기초하여 생성한 전류 배출 신호(CES) 및 전류 흡인 신호(CAS)를 각각 제2 내부 노드(NT12B) 및 제3 내부 노드(NT13B)를 통해서 출력하고, 출력 전압(VOUT)의 리플이 언더슈트일 때 전류 배출 신호(CES)를 활성화하고, 상기 리플이 오버슈트일 때 전류 흡인 신호(CAS)를 활성화할 수 있다. 피드백 전류 생성부(FCGB)는 전류 배출 신호(CES) 및 전류 흡인 신호(CAS)에 기초하여 제1 내지 제4 피드백 전류들(FC1, FC2, FC3, 및 FC4)을 생성할 수 있다.

커패시터(CC)는 출력 전압(VOUT)과 제1 내부 노드(NT11B)의 전압을 커플링할 수 있다. 다시 말해, 출력 전압(VOUT) 중 교류 성분만 제1 내부 노드(NT11B)에 전달될 수 있다.

리플 감지부(RDB)는 도 13 및 14의 리플 감지부들(RDA-1 및 RDA-2)과 동일 또는 유사한 구조를 가질 수 있고, 피드백 전류 생성부(FCGB)는 도 15의 피드백 전류 생성부들(FCGA)과 동일 또는 유사한 구조를 가질 수 있다. 리플 감지부(RDB) 및 피드백 전류(FCGB)에 대하여 도 13 내지 15를 참조하여 이해할 수 있으므로 자세한 설명을 생략한다.

리플 감지부(160)는 도 16의 실시예(160B) 외 다른 구조로서 구현될 수도 있다.

도 17은 도 1의 레귤레이터 회로에 포함되는 제1 피드백부를 나타내는 회로도이다.

도 17을 참조하면, 제1 피드백부(140)는 제1 저항(RD1) 및 제2 저항(RD2)을 포함할 수 있다.

제1 저항(RD1)의 일 말단이 제3 노드(N13)에 연결되고, 제1 저항(RD1)의 타 말단이 내부 노드(NT14)에 연결될 수 있다. 제2 저항(RD2)의 일 말단이 내부 노드(NT14)에 연결되고, 제2 저항(RD2)의 타 말단에 접지 전압(GND)이 인가되고, 내부 노드(NT14)의 전압이 피드백 전압(VFB)일 수 있다.

도 18은 도 1의 레귤레이터 회로의 동작을 나타내는 파형도이다.

도 18을 참조하면, 제1 그래프(G1)는, 레귤레이터 회로(100) 중 오피 앰프(110), 버퍼(120), 구동 트랜지스터(130), 및 제1 피드백부(140)만 동작하는 경우, 부하 전류(ILOAD)가 계단 파형으로 변화할 때 출력 전압(VOUT)의 파형을 나타낸다. 제1 그래프(G1)에서, 출력 전압(VOUT)의 언더슈트는 제1 전압 차(DV1)이고, 출력 전압(VOUT)의 피드백 지연 시간(DT)도 크다.

제2 그래프(G2)는, 레귤레이터 회로(100)에서 제3 피드백부(170)만 동작하지 않는 경우, 부하 전류(ILOAD)가 계단 파형으로 변화할 때 출력 전압(VOUT)의 파형을 나타낸다. 제2 그래프(G2)에서, 출력 전압(VOUT)의 언더슈트는 제1 전압 차(DV1)보다 작은 제2 전압 차(DV2)이고, 출력 전압(VOUT)의 피드백 지연 시간은 제1 그래프(G1)에서의 피드백 지연 시간(DT)보다 감소한다.

제3 그래프(G3)는, 레귤레이터 회로(100)의 모든 부분이 동작하는 경우, 부하 전류(ILOAD)가 계단 파형으로 변화할 때 출력 전압(VOUT)의 파형을 나타낸다. 제3 그래프(G3)에서, 출력 전압(VOUT)의 언더슈트는 제2 전압 차(DV2)보다 작은 제3 전압 차(DV3)이고, 출력 전압(VOUT)의 피드백 지연 시간은 제2 그래프(G2)에서의 피드백 지연 시간보다 감소한다.

도 19는 본 발명의 다른 실시예에 따른 레귤레이터 회로를 나타내는 블록도이다.

도 19를 참조하면, 레귤레이터 회로(200)는 오피 앰프(OP AMP 2; 210), 버퍼(BUFFER 2; 220), 구동 트랜지스터(PTR2; 230), 제1 피드백부(FBU21; 240), 제2 피드백부(FBU22; 260), 제3 피드백부들(FBU23; 270), 전류 감지부(CURRENT SENSOR; 280) 및 부하(LOAD; 290)를 포함한다.

오피 앰프(210)는 입력 전압(VIN)과 피드백 전압(VFB)을 비교하여 생성한 제1 전압(V1)으로서 제1 노드(N21)를 구동한다. 버퍼(220)는 제1 전압(V1)을 버퍼링하여 생성한 제2 전압(V2)으로서 제2 노드(N22)를 구동한다. 구동 트랜지스터(230)는 전원 전압(VDD)이 인가되는 드레인, 제2 노드(N22)와 연결되는 게이트 및 제3 노드(N23)와 연결되는 소스를 구비한다. 구동 트랜지스터(230)는 NMOS 트랜지스터로 구현될 수 있다. 제1 피드백부(240)는 제3 노드(N23)의 출력 전압(VOUT)을 전압 분배하여 피드백 전압(VFB)을 생성한다. 전류 감지부(280)는 제2 전압(V2)에 기초하여 제1 감지 전류(SC1)를 생성한다. 제2 피드백부(260)는 출력 전압(VOUT)의 리플에 상응하는 제1 내지 제3 피드백 전류들(FC1, FC2, 및 FC3)을 생성하고, 제1 및 제2 피드백 전류들(FC1 및 FC2)을 제1 및 제2 노드들(N21 및 N22)에 각각 공급하고, 제3 피드백 전류(FC3)를 제3 노드(N23)에 공급하여 상기 리플의 감소 속도를 제고한다. 제3 피드백부(270)는 제1 전압(V1) 및 제1 감지 전류(SC1)에 기초하여 바이어스 전류(BIAS CUR)를 생성하고, 바이어스 전류(BIAS CUR)를 오피 앰프(210), 버퍼(220) 및 제2 피드백부(260)에 전달한다.

출력 전압(VOUT)에 언더슈트가 발생하여 제1 전압(V1)이 증가하고 제1 감지 전류(SC1)가 증가하는 경우, 제3 피드백부(270)는 바이어스 전류(BIAS CUR)를 증가시키고, 오피 앰프(210), 버퍼(220) 및 제2 피드백부(260)는 증가된 바이어스 전류(BIAS CUR)에 응답하여 출력 전류량을 증가시켜 상기 언더슈트의 상쇄를 가속할 수 있다.

일 실시예에 있어서, 전류 감지부(280)는 제1 감지 전류(SC1)에 비례하는 제2 감지 전류(SC2)를 더 생성할 수 있다. 제2 피드백부(260)는 제1 내지 제3 피드백 전류들(FC1, FC2, 및 FC3)에 비례하는 제4 피드백 전류(FC4)를 더 생성할 수 있다. 레귤레이터 회로(100)는 제4 피드백 전류(FC4)와 제2 감지 전류(SC2)의 합 전류(AC)에 기초하여 출력 전압(VOUT)의 공진을 억제하는 안정기(250)를 더 포함할 수 있다.

도 19의 레귤레이터 회로(200)에 포함되는 오피 앰프(210), 버퍼(220), 구동 트랜지스터(230), 제1 피드백부(240), 제2 피드백부(260), 제3 피드백부(270), 전류 감지부(280), 안정기(250), 및 부하(290)는 각각 도 1의 레귤레이터 회로(100)에 포함되는 오피 앰프(110), 버퍼(120), 구동 트랜지스터(130), 제1 피드백부(140), 제2 피드백부(160), 제3 피드백부(170), 전류 감지부(180), 안정기(150), 및 부하(190)와 동일 또는 유사한 구조를 가질 수 있다.

도 20은 본 발명의 일 실시예에 따른 솔리드 스테이트 드라이브 시스템을 나타내는 블록도이다.

도 20을 참조하면, 솔리드 스테이트 드라이브 시스템(300)은 호스트(310) 및 솔리드 스테이트 드라이브(320)를 포함한다.

솔리드 스테이트 드라이브(320)는 복수의 비휘발성 메모리 장치들(323-1, 323-2, ..., 323-n) 및 SSD 컨트롤러(322)를 포함한다.

복수의 비휘발성 메모리 장치들(323-1, 323-2, ..., 323-n)은 솔리드 스테이트 드라이브(320)의 저장 매체로서 사용된다.

복수의 비휘발성 메모리 장치들(323-1, 323-2, ..., 323-n) 각각은 기판상에 삼차원 구조로 형성되는 메모리 셀 어레이를 포함할 수 있다. 상기 메모리 셀 어레이에 포함되는 메모리 셀들은 상기 기판과 수직한 방향으로 형성될 수 있다. 상기 메모리 셀 어레이에 포함되는 상기 메모리 셀들은 상기 기판에 수직한 방향으로 상기 기판 상에 순차적으로 적층되는 복수의 워드라인들 및 상기 기판에 수평한 방향으로 형성되는 복수의 비트라인들에 연결될 수 있다.

SSD 컨트롤러(322)는 복수의 채널들(CH1, CH2, ..., CHn)을 통해 복수의 비휘발성 메모리 장치들(323-1, 323-2, ..., 323-n)과 각각 연결된다.

SSD 컨트롤러(322)는 신호 커넥터(324)를 통해 호스트(310)와 신호(SGL)를 송수신한다. 여기에서, 신호(SGL)에는 커맨드, 어드레스, 데이터 등이 포함될 수 있다. SSD 컨트롤러(322)는 호스트(310)의 커맨드에 따라 복수의 비휘발성 메모리 장치들(323-1, 323-2, ..., 323-n)에 데이터를 쓰거나 복수의 비휘발성 메모리 장치들(323-1, 323-2, ..., 323-n)로부터 데이터를 읽어낸다.

솔리드 스테이트 드라이브(320)는 보조 전원 장치(326)를 더 포함할 수 있다. 보조 전원 장치(326)는 전원 커넥터(325)를 통해 호스트(310)로부터 전원(PWR)을 입력 받아 SSD 컨트롤러(322)에 전원을 공급할 수 있다. 한편, 보조 전원 장치(326)는 솔리드 스테이트 드라이브(320) 내에 위치할 수도 있고, 솔리드 스테이트 드라이브(320) 밖에 위치할 수도 있다. 예를 들면, 보조 전원 장치(326)는 메인 보드에 위치하고, 솔리드 스테이트 드라이브(320)에 보조 전원을 제공할 수도 있다. 보조 전원 장치(326)는 도 1 및 19의 레귤레이터 회로들(100 및 200) 중 적어도 하나를 포함할 수 있다.

도 21은 발명의 일 실시예에 따른 모바일 시스템을 나타내는 블록도이다.

도 21을 참조하면, 모바일 시스템(400)은 어플리케이션 프로세서(410), 통신(Connectivity)부(420), 사용자 인터페이스(430), 비휘발성 메모리 장치(NVM)(440), 휘발성 메모리 장치(VM)(450) 및 파워 서플라이(460)를 포함한다.

실시예에 따라, 모바일 시스템(400)은 휴대폰(Mobile Phone), 스마트 폰(Smart Phone), 개인 정보 단말기(Personal Digital Assistant; PDA), 휴대형 멀티미디어 플레이어(Portable Multimedia Player; PMP), 디지털 카메라(Digital Camera), 음악 재생기(Music Player), 휴대용 게임 콘솔(Portable Game Console), 네비게이션(Navigation) 시스템 등과 같은 임의의 모바일 시스템일 수 있다.

어플리케이션 프로세서(410)는 인터넷 브라우저, 게임, 동영상 등을 제공하는 어플리케이션들을 실행할 수 있다. 실시예에 따라, 어플리케이션 프로세서(410)는 하나의 프로세서 코어(Single Core)를 포함하거나, 복수의 프로세서 코어들(Multi-Core)을 포함할 수 있다. 예를 들어, 어플리케이션 프로세서(410)는 듀얼 코어(Dual-Core), 쿼드 코어(Quad-Core), 헥사 코어(Hexa-Core) 등의 멀티 코어(Multi-Core)를 포함할 수 있다. 또한, 실시예에 따라, 어플리케이션 프로세서(410)는 내부 또는 외부에 위치한 캐시 메모리(Cache Memory)를 더 포함할 수 있다.

통신부(420)는 외부 장치와 무선 통신 또는 유선 통신을 수행할 수 있다. 예를 들어, 통신부(420)는 이더넷(Ethernet) 통신, 근거리 자기장 통신(Near Field Communication; NFC), 무선 식별(Radio Frequency Identification; RFID) 통신, 이동 통신(Mobile Telecommunication), 메모리 카드 통신, 범용 직렬 버스(Universal Serial Bus; USB) 통신 등을 수행할 수 있다. 예를 들어, 통신부(420)는 베이스밴드 칩 셋(Baseband Chipset)을 포함할 수 있고, GSM, GPRS, WCDMA, HSxPA 등의 통신을 지원할 수 있다.

비휘발성 메모리 장치(440)는 모바일 시스템(400)을 부팅하기 위한 부트 이미지를 저장할 수 있다.

비휘발성 메모리 장치(440)는 기판상에 삼차원 구조로 형성되는 메모리 셀 어레이를 포함할 수 있다. 상기 메모리 셀 어레이에 포함되는 메모리 셀들은 상기 기판과 수직한 방향으로 형성될 수 있다. 상기 메모리 셀 어레이에 포함되는 상기 메모리 셀들은 상기 기판에 수직한 방향으로 상기 기판 상에 순차적으로 적층되는 복수의 워드라인들 및 상기 기판에 수평한 방향으로 형성되는 복수의 비트라인들에 연결될 수 있다.

휘발성 메모리 장치(450)는 어플리케이션 프로세서(410)에 의해 처리되는 데이터를 저장하거나, 동작 메모리(Working Memory)로서 작동할 수 있다.

사용자 인터페이스(430)는 키패드, 터치 스크린과 같은 하나 이상의 입력 장치, 및/또는 스피커, 디스플레이 장치와 같은 하나 이상의 출력 장치를 포함할 수 있다. 파워 서플라이(460)는 모바일 시스템(400)의 동작 전압을 공급할 수 있다. 파워 서플라이(460)는 도 1 및 19의 레귤레이터 회로들(100 및 200) 중 하나를 포함할 수 있다.

또한, 실시예에 따라, 모바일 시스템(400)은 이미지 프로세서를 더 포함할 수 있고, 메모리 카드(Memory Card), 솔리드 스테이트 드라이브(Solid State Drive; SSD), 하드 디스크 드라이브(Hard DiskDrive; HDD), 씨디롬(CD-ROM) 등과 같은 저장 장치를 더 포함할 수 있다.

모바일 시스템(400) 또는 모바일 시스템(400)의 구성요소들은 다양한 형태들의 패키지를 이용하여 실장될 수 있는데, 예를 들어, PoP(Package on Package), BGAs(Ball grid arrays), CSPs(Chip scale packages), PLCC(Plastic Leaded Chip Carrier), PDIP(Plastic Dual In-Line Package), Die in Waffle Pack, Die in Wafer Form, COB(Chip On Board), CERDIP(Ceramic Dual In-Line Package), MQFP(Plastic Metric Quad Flat Pack), TQFP(Thin Quad Flat-Pack), SOIC(Small Outline Integrated Circuit), SSOP(Shrink Small Outline Package), TSOP(Thin Small Outline Package), TQFP(Thin Quad Flat-Pack), SIP(System In Package), MCP(Multi Chip Package), WFP(Wafer-level Fabricated Package), WSP(Wafer-Level Processed Stack Package) 등과 같은 패키지들을 이용하여 실장될 수 있다.

본 발명은 레귤레이터 회로를 이용하는 다양한 전자 장치 및 시스템에 적용될 수 있다. 따라서, 본 발명은 레귤레이터 회로를 구비하는 컴퓨터(computer), 노트북(laptop), 핸드폰(cellular), 스마트폰(smart phone), MP3 플레이어, 피디에이(Personal Digital Assistants; PDA), 피엠피(Portable Multimedia Player; PMP), 디지털 TV, 디지털 카메라, 포터블 게임 콘솔(portable game console) 등과 같은 전자 기기에 확대 적용될 수 있을 것이다.

상기에서는 본 발명의 바람직한 실시예를 참조하여 설명하였지만, 해당 기술분야의 숙련된 당업자는 하기의 특허청구범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 것이다.

Claims

입력 전압과 피드백 전압을 비교하여 생성한 제1 전압으로서 제1 노드를 구동하는 오피 앰프;
상기 제1 전압을 버퍼링하여 생성한 제2 전압으로서 제2 노드를 구동하는 버퍼;
전원 전압이 인가되는 드레인, 상기 제2 노드와 연결되는 게이트 및 제3 노드와 연결되는 소스를 구비하는 구동 트랜지스터;
상기 제3 노드의 출력 전압을 전압 분배하여 상기 피드백 전압을 생성하는 제1 피드백부;
상기 제2 전압에 기초하여 제1 감지 전류를 생성하는 전류 감지부;
상기 출력 전압의 리플에 상응하는 제1 내지 제4 피드백 전류들을 생성하고, 상기 제1 및 제2 피드백 전류들을 상기 제1 및 제2 노드들에 각각 공급하고, 상기 제4 피드백 전류를 상기 제3 노드에 공급하여 상기 리플의 감소 속도를 제고하는 제2 피드백부; 및
상기 제3 피드백 전류와 상기 제1 감지 전류의 합 전류에 기초하여 상기 출력 전압의 공진을 억제하는 안정기를 포함하는 레귤레이터 회로.
제1 항에 있어서,
상기 레귤레이터 회로는 부하를 더 포함하고,
상기 부하의 일 말단은 상기 제3 노드에 연결되고, 상기 부하의 타 말단에 접지 전압이 인가되고,
상기 안정기는 상기 레귤레이터 회로의 영점(Zero)을 제공하고,
상기 부하는 상기 레귤레이터 회로의 극점(Pole)을 제공하고,
상기 부하의 전류가 변경되어 상기 극점이 변경되는 경우, 상기 안정기는 상기 합 전류에 기초하여 상기 영점이 상기 극점을 빠르게 쫓아가도록 상기 영점을 조절하는 레귤레이터 회로.
제1 항에 있어서,
상기 안정기는 저항 및 커패시터를 포함하고,
상기 커패시터의 일 말단은 상기 제1 노드에 연결되고, 상기 커패시터의 타 말단은 상기 저항의 일 말단에 연결되고, 상기 저항의 타 말단에 접지 전압이 인가되고,
상기 저항의 레지스턴스는 상기 합 전류에 기초하여 변경되는 레귤레이터 회로.
제1 항에 있어서,
상기 제1 전압에 기초하여 바이어스 전류를 생성하고, 상기 바이어스 전류를 상기 오피 앰프, 상기 버퍼 및 상기 제2 피드백부에 전달하는 제3 피드백부를 더 포함하는 레귤레이터 회로.
제4 항에 있어서,
상기 출력 전압에 언더슈트(Undershoot)가 발생하여 상기 제1 전압이 증가하는 경우, 상기 제3 피드백부는 상기 바이어스 전류를 증가시키고, 상기 오피 앰프, 상기 버퍼 및 상기 제2 피드백부는 상기 증가된 바이어스 전류에 응답하여 출력 전류량을 증가시켜 상기 언더슈트의 상쇄를 가속하는 레귤레이터 회로.
제1 항에 있어서,
상기 전류 감지부는 상기 제1 감지 전류에 비례하는 제2 감지 전류를 더 생성하고,
상기 제1 및 제2 감지 전류들은 상기 구동 트랜지스터의 소스에서 출력되는 전류에 비례하고,
상기 레귤레이터 회로는 상기 제1 전압 및 상기 제2 감지 전류에 기초하여 바이어스 전류를 생성하고, 상기 바이어스 전류를 상기 오피 앰프, 상기 버퍼 및 상기 제2 피드백부에 전달하는 제3 피드백부를 더 포함하는 레귤레이터 회로.
제1 항에 있어서, 상기 제2 피드백부는
상기 출력 전압에 기초하여 생성한 전류 배출 신호 및 전류 흡인 신호를 각각 제1 내부 노드 및 제2 내부 노드를 통해서 출력하고, 상기 리플이 언더슈트일 때 상기 전류 배출 신호를 활성화하고, 상기 리플이 오버슈트일 때 상기 전류 흡인 신호를 활성화하는 리플 감지부; 및
상기 전류 배출 신호 및 상기 전류 흡인 신호에 기초하여 상기 제1 내지 제4 피드백 전류들을 생성하는 피드백 전류 생성부를 포함하고,
상기 전류 배출 신호가 활성화된 경우 상기 피드백 전류 생성부는 양의 값을 가지는 상기 제1 내지 제4 피드백 전류들을 생성하고,
상기 전류 흡인 신호가 활성화된 경우 상기 피드백 전류 생성부는 음의 값을 가지는 상기 제1 내지 제4 피드백 전류들을 생성하는 레귤레이터 회로.
입력 전압과 피드백 전압을 비교하여 생성한 제1 전압으로서 제1 노드를 구동하는 오피 앰프;
상기 제1 전압을 버퍼링하여 생성한 제2 전압으로서 제2 노드를 구동하는 버퍼;
전원 전압이 인가되는 드레인, 상기 제2 노드와 연결되는 게이트 및 제3 노드와 연결되는 소스를 구비하는 구동 트랜지스터;
상기 제3 노드의 출력 전압을 전압 분배하여 상기 피드백 전압을 생성하는 제1 피드백부;
상기 제2 전압에 기초하여 제1 감지 전류를 생성하는 전류 감지부;
상기 출력 전압의 리플에 상응하는 제1 내지 제3 피드백 전류들을 생성하고, 상기 제1 및 제2 피드백 전류들을 상기 제1 및 제2 노드들에 각각 공급하고, 상기 제3 피드백 전류를 상기 제3 노드에 공급하여 상기 리플의 감소 속도를 제고하는 제2 피드백부; 및
상기 제1 전압 및 상기 제1 감지 전류에 기초하여 바이어스 전류를 생성하고, 상기 바이어스 전류를 상기 오피 앰프, 상기 버퍼 및 상기 제2 피드백부에 전달하는 제3 피드백부를 포함하는 레귤레이터 회로.
제8 항에 있어서,
상기 출력 전압에 언더슈트(Undershoot)가 발생하여 상기 제1 전압이 증가하고 상기 제1 감지 전류가 증가하는 경우, 상기 제3 피드백부는 상기 바이어스 전류를 증가시키고, 상기 오피 앰프, 상기 버퍼 및 상기 제2 피드백부는 상기 증가된 바이어스 전류에 응답하여 출력 전류량을 증가시켜 상기 언더슈트의 상쇄를 가속하는 레귤레이터 회로.
제8 항에 있어서,
상기 전류 감지부는 상기 제1 감지 전류에 비례하는 제2 감지 전류를 더 생성하고,
상기 제2 피드백부는 상기 제1 내지 제3 피드백 전류들에 비례하는 제4 피드백 전류를 더 생성하고,
상기 레귤레이터 회로는 상기 제4 피드백 전류와 상기 제2 감지 전류의 합 전류에 기초하여 상기 출력 전압의 공진을 억제하는 안정기를 더 포함하는 레귤레이터 회로.