WO2023097965A1 - 快速瞬态响应的低压差线性稳压器、芯片及电子设备 - Google Patents

快速瞬态响应的低压差线性稳压器、芯片及电子设备 Download PDF

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WO2023097965A1
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pmos transistor
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唐生东
郭嘉帅
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深圳飞骧科技股份有限公司
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    • G—PHYSICS
    • G05—CONTROLLING; REGULATING
    • G05F—SYSTEMS FOR REGULATING ELECTRIC OR MAGNETIC VARIABLES
    • G05F1/00—Automatic systems in which deviations of an electric quantity from one or more predetermined values are detected at the output of the system and fed back to a device within the system to restore the detected quantity to its predetermined value or values, i.e. retroactive systems
    • G05F1/10—Regulating voltage or current
    • G05F1/46—Regulating voltage or current wherein the variable actually regulated by the final control device is dc
    • G05F1/56—Regulating voltage or current wherein the variable actually regulated by the final control device is dc using semiconductor devices in series with the load as final control devices
    • G05F1/561—Voltage to current converters

Definitions

  • the invention relates to the field of electronic technology, in particular to a fast transient response low-dropout linear regulator, a chip and electronic equipment.
  • LDO Low dropout linear regulator
  • Embodiments of the present invention provide a low-dropout linear voltage regulator with fast transient response, chips and electronic equipment, which can quickly track and respond to large transient changes in load current, so that the low-dropout linear voltage Keep the working condition stable.
  • the present invention provides a fast transient response low-dropout linear regulator, including an adjustment module, a cascode operational amplifier OP, a power transistor MP, and a resistor divider module;
  • the adjustment module includes a first PMOS transistor P1, a second PMOS transistor P2, a third PMOS transistor P3, a first NMOS transistor N1, and a second NMOS transistor N2, and the resistor divider module includes a first resistor R1 and a second resistor R1 connected in series. Two resistors R2;
  • the gate of the first NMOS transistor N1 is connected to the gate and drain of the second NMOS transistor N2 and the drain of the third PMOS transistor P3, and the drain of the first PMOS transistor P1 is connected to the drain of the third PMOS transistor P3.
  • the drain of the second PMOS transistor P2 is respectively connected to the first current input terminal and the second current input terminal of the cascode operational amplifier OP, and the drain of the first NMOS transistor N1 is connected to the cascode operational amplifier OP.
  • the current output terminal of the operational amplifier OP is connected, and the source of the first NMOS transistor N1 and the source of the second NMOS transistor N2 are grounded;
  • the third resistor R3 also includes a third resistor R3 and a capacitor C1, one end of the third resistor R3 is connected to the output end of the cascode operational amplifier OP, and the other end of the third resistor R3 is connected to the capacitor C1 One end of C1 is connected, and the other end of the capacitor C1 is connected to the drain of the power transistor MP.
  • Both the input terminal of the first current source and the input terminal of the second current source are connected to the power supply voltage VDD, and the drain of the fourth NMOS transistor N4 and the drain of the third NMOS transistor N3 are respectively connected to the common
  • the first current input terminal and the second current input terminal of the source cascode operational amplifier OP are respectively connected to the output terminal of the first current source and the output terminal of the second current source, and the gate of the third NMOS transistor N3 pole and the gate of the fourth NMOS transistor N4 are respectively the inverting input terminal and the non-inverting input terminal of the cascode operational amplifier OP, the source of the third NMOS transistor N3 and the fourth NMOS transistor
  • the source of N4 is connected and used as the current output terminal of the cascode operational amplifier OP, and the current output terminal of the cascode operational amplifier OP is grounded through the tail current source;
  • the tail current source is a fourth resistor R4, one end of the fourth resistor R4 is connected to the source of the third NMOS transistor N3 and the source of the fourth NMOS transistor N4, and the first The other end of the four resistors R4 is grounded.
  • the present invention also provides a chip, including the fast transient response low dropout linear voltage regulator described in any one of the above.
  • FIG. 3 is another structural schematic diagram of the cascode operational amplifier shown in FIG. 1 .
  • the regulation module 11 includes a first PMOS transistor P1, a second PMOS transistor P2, a third PMOS transistor P3, a first NMOS transistor N1, and a second NMOS transistor N2, and the resistor divider module 12 includes a first resistor R1 and a second resistor R2.
  • the gate of the first PMOS transistor P1, the source of the second PMOS transistor P2, the source of the third PMOS transistor P3 and the source of the power transistor MP are all connected to the power supply voltage VDD
  • the gate of the first NMOS transistor N1 is connected to the gate and drain of the second NMOS transistor N2 and the drain of the third PMOS transistor P3, and the drain of the first PMOS transistor P1 is connected to the drain of the third PMOS transistor P3
  • the drain of the second PMOS transistor P2 is respectively connected to the first current input terminal IP1 and the second current input terminal IP2 of the cascode operational amplifier OP, and the drain of the first NMOS transistor N1 is connected to the common
  • the current output terminal IBN of the source-cascode operational amplifier OP is connected, and the source of the first NMOS transistor N1 and the source of
  • the drain of the power transistor MP is the output end of the low dropout linear voltage regulator 100, one end of the resistor voltage divider module 12 is connected to the drain of the power transistor MP, and the other end is grounded, and the common source common
  • the non-inverting input terminal VP of the gate operational amplifier OP is connected between the first resistor R1 and the second resistor R2, and the inverting input terminal VN of the cascode operational amplifier OP inputs the reference voltage VREF.
  • the low dropout linear regulator 100 further includes a third resistor R3 and a capacitor C1, the third resistor R3 and the capacitor C1 are stability compensation resistors and capacitors, and the third resistor R3 One end of the third resistor R3 is connected to the output end C of the cascode operational amplifier OP, the other end of the third resistor R3 is connected to one end of the capacitor C1, and the other end of the capacitor C1 is connected to the power transistor MP. drain connection.
  • the first current source, the second current source and the tail current source may be realized by using PMOS transistor devices.
  • the first current source is the sixth PMOS transistor P6, and the second current source is the seventh PMOS transistor P7.
  • the source and drain of the sixth PMOS transistor P6 are respectively the input terminal and the output terminal of the first current source
  • the source and drain of the seventh PMOS transistor P7 are respectively the input terminal and the output terminal of the second current source.
  • the input terminal and the output terminal are connected to the gate of the sixth PMOS transistor P6 and the gate of the seventh PMOS transistor P7 and input with the second bias voltage Vpb2.
  • the first bias voltage Vpb1 and the second bias voltage Vpb2 can be provided by an external bias circuit.
  • the tail current source can also be realized by using a resistor, that is, the tail current source is a fourth resistor R4, and one end of the fourth resistor R4 is connected to the third resistor R4.
  • the source of the NMOS transistor N3 is connected to the source of the fourth NMOS transistor N4, and the other end of the fourth resistor R4 is grounded.

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Abstract

一种快速瞬态响应的低压差线性稳压器（100）、芯片及电子设备，低压差线性稳压器（100）包括调节模块（11）、共源共栅运算放大器（OP）、功率管（MP）以及电阻分压模块（12）；调节模块（11）包括第一PMOS管（P1）、第二PMOS管（P2）、第三PMOS管（P3）、第一NMOS管（N1）以及第二NMOS管（N2），电阻分压模块（12）包括串联的第一电阻（R1）和第二电阻（R2）。当负载电流瞬间变大时，流过功率管（MP）的电流也瞬间变大，从而使得调节模块（11）中的各晶体管的电流也瞬间变大，进而使得共源共栅运算放大器（OP）的静态总电流也瞬间变大，由此将大大加快共源共栅运算放大器（OP）的输出端（C）的大信号转换和小信号稳定，从而实现快速瞬态响应。

Description

快速瞬态响应的低压差线性稳压器、芯片及电子设备 技术领域
本发明涉及电子技术领域，尤其涉及一种快速瞬态响应的低压差线性稳压器、芯片及电子设备。
背景技术
低压差线性稳压器(LDO)因其结构简单、低功耗、输出纹波小、外围元件少等特点，广泛应用于各种电路中，同时也是许多芯片中的一个基础模块，用于为电路中的其他模块提供稳定的电源电压。然而在低功耗应用中，当LDO负载电流的瞬态大幅度变化时，电路响应较慢，不满足应用需求，因此如何设计一种快速瞬态响应的低压差线性稳压器成为亟需解决的问题。
发明内容
本发明实施例提供一种快速瞬态响应的低压差线性稳压器、芯片及电子设备，能够对负载电流瞬态大幅度变化做出快速跟踪响应，从而使得低压差线性稳压器在整个过程中保持工作状态稳定。
为了解决上述技术问题，第一方面，本发明提供一种快速瞬态响应的低压差线性稳压器，包括调节模块、共源共栅运算放大器OP、功率管MP以及电阻分压模块；
所述调节模块包括第一PMOS管P1、第二PMOS管P2、第三PMOS管P3、第一NMOS管N1以及第二NMOS管N2，所述电阻分压模块包括串联的第一电阻R1和第二电阻R2；
所述第一PMOS管P1的栅极与所述第二PMOS管P2的栅极、第三PMOS管P3的栅极、所述共源共栅运算放大器OP的输出端、所述功率管MP的栅极连接，所述第一PMOS管P1的源极、所述第二PMOS管P2的源极、第三PMOS管P3的源极以及所述功率管MP的源极均连接至电源电压VDD；所述第一NMOS管N1的栅极与所述第二NMOS管N2的栅极和漏极、所述第三PMOS管P3的漏极连接，所述第一PMOS管P1的漏极和所述第二PMOS管P2的漏极分别与所述共源共栅运算放大器OP的第一电流输入端和第二电流输入端连 接，所述第一NMOS管N1的漏极与所述共源共栅运算放大器OP的电流输出端连接，所述第一NMOS管N1的源极和所述第二NMOS管N2的源极接地；
所述功率管MP的漏极为所述低压差线性稳压器的输出端，所述电阻分压模块的一端与所述功率管MP的漏极连接，另一端接地，所述共源共栅运算放大器OP的同相输入端连接在所述第一电阻R1和所述第二电阻R2之间，所述共源共栅运算放大器OP的反相输入端输入基准电压VREF。
更进一步地，还包括第三电阻R3和电容C1，所述第三电阻R3的一端与所述共源共栅运算放大器OP的输出端连接，所述第三电阻R3的另一端与所述电容C1的一端连接，所述电容C1的另一端与所述功率管MP的漏极连接。
更进一步地，所述共源共栅运算放大器OP包括第一电流源、第二电流源、第三NMOS管N3、第四NOMS管N4、第五NMOS管N5、第六NMOS管N6、第四PMOS管P4、第五PMMOS管P5以及尾电流源；
所述第一电流源的输入端和第二电流源的输入端均与电源电压VDD连接，所述第四NMOS管N4的漏极和所述第三NMOS管N3的漏极分别为所述共源共栅运算放大器OP的第一电流输入端和第二电流输入端，并分别与所述第一电流源的输出端和第二电流源的输出端连接，所述第三NMOS管N3的栅极和所述第四NMOS管N4的栅极分别为所述共源共栅运算放大器OP的反相输入端和同相输入端，所述第三NMOS管N3的源极和所述第四NMOS管N4的源极相连接并作为所述共源共栅运算放大器OP的电流输出端，所述共源共栅运算放大器OP的电流输出端通过所述尾电流源接地；
所述第四PMOS管P4的源极和所述第五PMOS管P5的源极分别与所述第一电流源的输出端和第二电流源的输出端连接，所述第四PMOS管P4的栅极和所述第五PMOS管P5的栅极连接并输入第一偏置电压Vpb1，所述第四PMOS管P4的漏极与所述第五NMOS管N5的漏极和栅极、所述第六NMOS管N6的栅极连接，所述第五PMOS管P5的漏极为共源共栅运算放大器OP的输出端，并与所述第六NMOS管N6的漏极连接，所述第五NMOS管N5的源极和所述第六NMOS管N6的源极均接地。
更进一步地，所述第一电流源为第六PMOS管P6，所述第二电流源为第七PMOS管P7；
所述第六PMOS管P6的源极和漏极分别为所述第一电流源的输入端和输出端，所述第七PMOS管P7的源极和漏极分别为所述第二电流源的输入端和输出端，所述第六PMOS管P6的栅极和所述第七PMOS管P7的栅极连接并输入第二偏置电压Vpb2。
更进一步地，所述尾电流源为第七NMOS管N7，所述第七NMOS管N7的漏极与所述第三NMOS管N3的源极和所述第四NMOS管N4的源极连接，所述第七NMOS管N7的源极接地，所述第七NMOS管N7的栅极输入第三偏置电压Vnb。
更进一步地，所述尾电流源为第四电阻R4，所述第四电阻R4的一端与所述第三NMOS管N3的源极和所述第四NMOS管N4的源极连接，所述第四电阻R4的另一端接地。
更进一步地，所述功率管MP为PMOS管。
第二方面，本发明还提供一种芯片，包括上述任一项所述的快速瞬态响应的低压差线性稳压器。
第三方面，本发明还提供一种电子设备，包括上述所述的芯片。
有益效果：本发明的快速瞬态响应的低压差线性稳压器中，当负载电流瞬间变大时，流过功率管MP的电流也瞬间变大，从而使得调节模块中的第一PMOS管P1、第二PMOS管P2、第三PMOS管P3、第一NMOS管N1以及第二NMOS管N2的电流也瞬间变大，进而使得共源共栅运算放大器OP的静态总电流也瞬间变大，由此将大大加快共源共栅运算放大器OP的输出端的大信号转换和小信号稳定，从而使得低压差线性稳压器在整个过程中保持工作状态稳定。
附图说明
下面结合附图，通过对本发明的具体实施方式详细描述，将使本发明的技术方案及其有益效果显而易见。
图1是本发明实施例提供的快速瞬态响应的低压差线性稳压器的结构示意图；
图2是图1所示的共源共栅运算放大器的一结构示意图；
图3是图1所示的共源共栅运算放大器的另一结构示意图。
具体实施方式
请参照图式，其中相同的组件符号代表相同的组件，本发明的原理是以实施在一适当的运算环境中来举例说明。以下的说明是基于所例示的本发明具体实施例，其不应被视为限制本发明未在此详述的其它具体实施例。
参阅图1和图2，本发明实施例提供的快速瞬态响应的低压差线性稳压器100中，该低压差线性稳压器100包括调节模块11、共源共栅运算放大器OP、功率管MP以及电阻分压模块12。本发明实施例中，功率管MP为PMOS管。
其中，所述调节模块11包括第一PMOS管P1、第二PMOS管P2、第三PMOS管P3、第一NMOS管N1以及第二NMOS管N2，所述电阻分压模块12包括串联的第一电阻R1和第二电阻R2。所述第一PMOS管P1的栅极与所述第二PMOS管P2的栅极、第三PMOS管P3的栅极、所述共源共栅运算放大器OP的输出端C、所述功率管MP的栅极连接，所述第一PMOS管P1的源极、所述第二PMOS管P2的源极、第三PMOS管P3的源极以及所述功率管MP的源极均连接至电源电压VDD；所述第一NMOS管N1的栅极与所述第二NMOS管N2的栅极和漏极、所述第三PMOS管P3的漏极连接，所述第一PMOS管P1的漏极和所述第二PMOS管P2的漏极分别与所述共源共栅运算放大器OP的第一电流输入端IP1和第二电流输入端IP2连接，所述第一NMOS管N1的漏极与所述共源共栅运算放大器OP的电流输出端IBN连接，所述第一NMOS管N1的源极和所述第二NMOS管N2的源极接地。
所述功率管MP的漏极为所述低压差线性稳压器100的输出端，所述电阻分压模块12的一端与所述功率管MP的漏极连接，另一端接地，所述共源共栅运算放大器OP的同相输入端VP连接在所述第一电阻R1和所述第二电阻R2之间，所述共源共栅运算放大器OP的反相输入端VN输入基准电压VREF。
进一步地，本发明的实施例中，低压差线性稳压器100还包括第三电阻R3和电容C1，所述第三电阻R3和电容C1为稳定性补偿电阻和电容，所述第三电阻R3的一端与所述共源共栅运算放大器OP的输出端C连接，所述第三电阻R3的另一端与所述电容C1的一端连接，所述电容C1的另一端与所述功率管MP的漏极连接。
其中，如图2所示，所述共源共栅运算放大器OP包括第一电流源、第二 电流源、第三NMOS管N3、第四NOMS管N4、第五NMOS管N5、第六NMOS管N6、第四PMOS管P4、第五PMMOS管P5以及尾电流源。
所述第一电流源的输入端和第二电流源的输入端均与电源电压VDD连接，所述第四NMOS管N4的漏极和所述第三NMOS管N3的漏极分别为所述共源共栅运算放大器OP的第一电流输入端IP1和第二电流输入端IP2，并分别与所述第一电流源的输出端和第二电流源的输出端连接，所述第三NMOS管N3的栅极和所述第四NMOS管N4的栅极分别为所述共源共栅运算放大器OP的反相输入端VN和同相输入端VP，所述第三NMOS管N3的源极和所述第四NMOS管N4的源极相连接并作为所述共源共栅运算放大器OP的电流输出端IBN，所述共源共栅运算放大器OP的电流输出端IBN通过所述尾电流源接地。
所述第四PMOS管P4的源极和所述第五PMOS管P5的源极分别与所述第一电流源的输出端和第二电流源的输出端连接，所述第四PMOS管P4的栅极和所述第五PMOS管P5的栅极连接并输入第一偏置电压Vpb1，所述第四PMOS管P4的漏极与所述第五NMOS管N5的漏极和栅极、所述第六NMOS管N6的栅极连接，所述第五PMOS管P5的漏极为共源共栅运算放大器OP的输出端C，并与所述第六NMOS管N6的漏极连接，所述第五NMOS管N5的源极和所述第六NMOS管N6的源极均接地。
其中，在一些实施例中，所述第一电流源、所述第二电流源和尾电流源可以采用PMOS管器件来实现。其中，所述第一电流源为第六PMOS管P6，所述第二电流源为第七PMOS管P7。所述第六PMOS管P6的源极和漏极分别为所述第一电流源的输入端和输出端，所述第七PMOS管P7的源极和漏极分别为所述第二电流源的输入端和输出端，所述第六PMOS管P6的栅极和所述第七PMOS管P7的栅极连接并输入第二偏置电压Vpb2。其中，第一偏置电压Vpb1和第二偏置电压Vpb2可以通过外部偏置电路提供。
所述尾电流源为第七NMOS管N7，所述第七NMOS管N7的漏极与所述第三NMOS管N3的源极和所述第四NMOS管N4的源极连接，所述第七NMOS管N7的源极接地，所述第七NMOS管N7的栅极输入第三偏置电压Vnb。
在另一些实施例中，如图3所示，所述尾电流源也可以采用电阻来实现，即所述尾电流源为第四电阻R4，所述第四电阻R4的一端与所述第三NMOS管 N3的源极和所述第四NMOS管N4的源极连接，所述第四电阻R4的另一端接地。
通过本发明实施例的低压差线性稳压器100，当负载电流瞬间变大时，流过功率管MP的电流也瞬间变大，从而使得调节模块11中的第一PMOS管P1、第二PMOS管P2、第三PMOS管P3、第一NMOS管N1以及第二NMOS管N2的电流也瞬间变大，进而使得共源共栅运算放大器OP的静态总电流也瞬间变大，由此将大大加快共源共栅运算放大器OP的输出端C的大信号转换和小信号稳定，从而可使得运算放大器OP中输出支路静态点(静态点是指电路稳定后的各节点电压电流状态)不随LDO负载电流发生大的变化，从而使得电路在整个过程中保持工作状态稳定。
本发明实施例还提供一种芯片，该芯片包括上述任一实施例所描述的低压差线性。
本发明实施例还提供一种电子设备，包括上述实施例的芯片。
本文中应用了具体个例对本发明的原理及实施方式进行了阐述，以上实施例的说明只是用于帮助理解本发明的方法及其核心思想；同时，对于本领域的技术人员，依据本发明的思想，在具体实施方式及应用范围上均会有改变之处，综上所述，本说明书内容不应理解为对本发明的限制。

Claims (9)

  1. 一种快速瞬态响应的低压差线性稳压器，其特征在于，包括调节模块、共源共栅运算放大器OP、功率管MP以及电阻分压模块；
    所述调节模块包括第一PMOS管P1、第二PMOS管P2、第三PMOS管P3、第一NMOS管N1以及第二NMOS管N2，所述电阻分压模块包括串联的第一电阻R1和第二电阻R2；
    所述第一PMOS管P1的栅极与所述第二PMOS管P2的栅极、第三PMOS管P3的栅极、所述共源共栅运算放大器OP的输出端、所述功率管MP的栅极连接，所述第一PMOS管P1的源极、所述第二PMOS管P2的源极、第三PMOS管P3的源极以及所述功率管MP的源极均连接至电源电压VDD；所述第一NMOS管N1的栅极与所述第二NMOS管N2的栅极和漏极、所述第三PMOS管P3的漏极连接，所述第一PMOS管P1的漏极和所述第二PMOS管P2的漏极分别与所述共源共栅运算放大器OP的第一电流输入端和第二电流输入端连接，所述第一NMOS管N1的漏极与所述共源共栅运算放大器OP的电流输出端连接，所述第一NMOS管N1的源极和所述第二NMOS管N2的源极接地；
    所述功率管MP的漏极为所述低压差线性稳压器的输出端，所述电阻分压模块的一端与所述功率管MP的漏极连接，另一端接地，所述共源共栅运算放大器OP的同相输入端连接在所述第一电阻R1和所述第二电阻R2之间，所述共源共栅运算放大器OP的反相输入端输入基准电压VREF。
  2. 根据权利要求1所述的低压差线性稳压器，其特征在于，还包括第三电阻R3和电容C1，所述第三电阻R3的一端与所述共源共栅运算放大器OP的输出端连接，所述第三电阻R3的另一端与所述电容C1的一端连接，所述电容C1的另一端与所述功率管MP的漏极连接。
  3. 根据权利要求1所述的低压差线性稳压器，其特征在于，所述共源共栅运算放大器OP包括第一电流源、第二电流源、第三NMOS管N3、第四NOMS管N4、第五NMOS管N5、第六NMOS管N6、第四PMOS管P4、第五PMMOS管P5以及尾电流源；
    所述第一电流源的输入端和第二电流源的输入端均与电源电压VDD连接，所述第四NMOS管N4的漏极和所述第三NMOS管N3的漏极分别为所述共源 共栅运算放大器OP的第一电流输入端和第二电流输入端，并分别与所述第一电流源的输出端和第二电流源的输出端连接，所述第三NMOS管N3的栅极和所述第四NMOS管N4的栅极分别为所述共源共栅运算放大器OP的反相输入端和同相输入端，所述第三NMOS管N3的源极和所述第四NMOS管N4的源极相连接并作为所述共源共栅运算放大器OP的电流输出端，所述共源共栅运算放大器OP的电流输出端通过所述尾电流源接地；
    所述第四PMOS管P4的源极和所述第五PMOS管P5的源极分别与所述第一电流源的输出端和第二电流源的输出端连接，所述第四PMOS管P4的栅极和所述第五PMOS管P5的栅极连接并输入第一偏置电压Vpb1，所述第四PMOS管P4的漏极与所述第五NMOS管N5的漏极和栅极、所述第六NMOS管N6的栅极连接，所述第五PMOS管P5的漏极为共源共栅运算放大器OP的输出端，并与所述第六NMOS管N6的漏极连接，所述第五NMOS管N5的源极和所述第六NMOS管N6的源极均接地。
  4. 根据权利要求3所述的低压差线性稳压器，其特征在于，所述第一电流源为第六PMOS管P6，所述第二电流源为第七PMOS管P7；
    所述第六PMOS管P6的源极和漏极分别为所述第一电流源的输入端和输出端，所述第七PMOS管P7的源极和漏极分别为所述第二电流源的输入端和输出端，所述第六PMOS管P6的栅极和所述第七PMOS管P7的栅极连接并输入第二偏置电压Vpb2。
  5. 根据权利要求3所述的低压差线性稳压器，其特征在于，所述尾电流源为第七NMOS管N7，所述第七NMOS管N7的漏极与所述第三NMOS管N3的源极和所述第四NMOS管N4的源极连接，所述第七NMOS管N7的源极接地，所述第七NMOS管N7的栅极输入第三偏置电压Vnb。
  6. 根据权利要求3所述的低压差线性稳压器，其特征在于，所述尾电流源为第四电阻R4，所述第四电阻R4的一端与所述第三NMOS管N3的源极和所述第四NMOS管N4的源极连接，所述第四电阻R4的另一端接地。
  7. 根据权利要求1所述的低压差线性稳压器，其特征在于，所述功率管MP为PMOS管。
  8. 一种芯片，其特征在于，包括权利要求1-7任一项所述的快速瞬态响应 的低压差线性稳压器。
  9. 一种电子设备，其特征在于，包括权利要求8所述的芯片。
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