CN220323803U - 一种快响应的无片外电容ldo电路 - Google Patents

Abstract

本实用新型公开了一种快响应的无片外电容LDO电路，由跨导运算放大器、第二级放大器、自适应偏置电路、下冲抑制电路和电压输出模块组成。该电路采用自适应偏置电路结构，在不增加额外的功耗情况下增大了电路的带宽，提高了电路的瞬态响应性能；同时，本实用新型采用了有源前馈频率补偿结构和米勒电容补偿结构，在无片外电容的情况下，能很好的保持电路的稳定性；此外，本实用新型提出了一种下冲抑制结构，当输出从轻载向重载突变时，能显著减小下冲电压，提高LDO的瞬态响应性能。

Description

一种快响应的无片外电容LDO电路

技术领域

本实用新型涉及一种LDO电路，属于集成电路技术领域，具体是指一种快响应的无片外电容LDO电路。

背景技术

随着电子产业的快速发展，集成电路的规模日益增加，片上系统已经变得无处不在。电源管理技术在电子行业发展中成为一大焦点，低压差线性稳压器(LDO)作为电源管理芯片中的一员，以其低成本、结构简单、低功耗以及低噪声的特点广泛应用于片上系统当中。

在传统的LDO电路中，输出端外接大电容不仅可以起到频率补偿的作用，还可作为电荷存储、泄放器件来减小输出电压的变化值，但外接大电容会提高应用的复杂度和成本，而且面积比较大，会使片上系统的集成度变差，这就使得无片外电容LDO的发展成为一种必然趋势。

然而，无片外电容LDO的主极点是在电路的内部，所以它只能通过功率管自身来进行瞬态响应。因此，无片外电容LDO普遍存在瞬态响应性能差，输出电压过冲大等问题。

实用新型内容

本实用新型的目的在于克服上述的缺点，提供一种快响应的无片外电容LDO电路，该电路具有快瞬态响应，高稳定性，功耗低，面积小等优点。

针对现有技术和上述不足之处，本实用新型采用以下设计方案来实现：

一种快响应的无片外电容LDO电路，包括跨导运算放大器、第二级放大器、自适应偏置电路、下冲抑制电路和电压输出模块；所述的跨导运算放大器用于比较反馈电压和参考电压，并产生控制电压输出模块中PMOS功率管的输出；所述的第二级放大器用于进一步放大跨导运算放大器的输出，从而使电压输出模块中PMOS功率管的输出更稳定；所述的自适应偏置电路用于采样PMOS功率管的输出电流，并通过电流镜的形式把采样到的电流传递给误差放大器，从而提高电路的瞬态响应性能；所述的下冲抑制电路用于为PMOS功率管提供栅极到地信号端的放电通路，从而降低电路输出的下冲电压，提高瞬态响应能力；所述的电压输出模块用于根据第二级放大器的输出来控制PMOS功率管，PMOS功率管的漏极作为LDO电路的输出，并通过反馈电阻网络把输出电压反馈到跨导运算放大器的另一个输入端。

进一步的是，所述的跨导运算放大器包括第一晶体管、第二晶体管、第三晶体管、第四晶体管、第五晶体管、第六晶体管、第七晶体管、第八晶体管、第九晶体管、第十晶体管；所述的第一晶体管、第二晶体管、第九晶体管、第十晶体管的源极都接地信号端；所述的第五晶体管、第六晶体管、第七晶体管、第八晶体管的源极都接电源电压端；所述的第一晶体管的漏极与偏置电流源I_B相连，同时第一晶体管的漏极与栅极互连，并与所述的第二晶体管的栅极相连；所述的第二晶体管的漏极分别与所述的第三晶体管、第四晶体管的源极相连；所述的第三晶体管的栅极与参考电压端相连，漏极与所述的第五晶体管的漏极相连；所述的第四晶体管的栅极通过第二电阻R₂接地信号端，漏极与所述的第六晶体管的漏极相连；所述的第五晶体管的漏极与栅极互连，并与所述的第七晶体管的栅极相连；所述的第六晶体管的漏极与栅极互连，并与所述的第八晶体管的栅极相连；所述的第七晶体管的漏极与所述的第九晶体管的漏极相连；所述的第八晶体管的漏极与所述的第十晶体管的漏极相连；所述的第九晶体管的漏极与栅极互连，并与所述的第十晶体管的栅极相连；所述的第十晶体管的漏极与所述的第十二晶体管、第十七晶体管的栅极相连。

进一步的是，所述的第二级放大器包括第十一晶体管、第十二晶体管、第十三晶体管、第十四晶体管、第十五晶体管、第十六晶体管；所述的第十二晶体管、第十三晶体管、第十六晶体管的源极都接地信号端；所述的第十一晶体管、第十四晶体管、第十五晶体管的源极都接电源电压端；所述的第十一晶体管的栅极与所述的第六晶体管、第八晶体管的栅极相连，漏极与所述的第十三晶体管的漏极相连；所述的第十二晶体管的漏极与所述的第十四晶体管的漏极相连；所述的第十三晶体管的漏极与栅极互连，并与所述的第十六晶体管的栅极相连；所述的第十四晶体管的漏极与栅极互连，并与所述的第十五晶体管的栅极相连；所述的第十五晶体管的漏极与所述的第十六晶体管的漏极相连；所述的第十六晶体管的漏极与所述的第二十六晶体管、PMOS功率管的栅极相连接，并与第一电容C_c的一端相连。

进一步的是，所述的自适应偏置电路包括第二十六晶体管、第二十七晶体管、第二十八晶体管；所述的第二十七晶体管、第二十八晶体管的源极与地信号端相连；所述的第二十六晶体管的源极与电源电压端相连，栅极与所述的PMOS功率管的栅极相连，漏极与所述的第二十七晶体管的漏极相连；所述的第二十七晶体管的漏极与栅极互连，并与所述的第二十八晶体管的栅极相连；所述的第二十八晶体管的漏极与所述的第二晶体管的漏极相连。

进一步的是，所述的下冲抑制电路包括第十八晶体管、第十九晶体管、第二十晶体管、第二十一晶体管、第二十二晶体管、第二十三晶体管、第二十四晶体管、第二十五晶体管；所述的第二十晶体管、第二十一晶体管、第二十二晶体管、第二十四晶体管的源极都与地信号端相连；所述的第十八晶体管、第十九晶体管、第二十三晶体管的源极都与电源电压端相连；所述的第十八晶体管的栅极与所述的第五晶体管、第七晶体管的栅极相连，漏极与所述的第二十晶体管的漏极相连；所述的第十九晶体管的栅极与所述的第六晶体管、第八晶体管的栅极相连，漏极与所述的第二十一晶体管的漏极相连；所述的第二十晶体管的栅极与所述的第二十一晶体管的栅极相连，漏极与所述的第二十二晶体管的漏极相连；所述的第二十一晶体管的漏极与栅极互连；所述的第二十二晶体管的栅极与所述的第九晶体管、第十晶体管的栅极相连，漏极与所述的第二十三晶体管、第二十四晶体管的栅极相连；所述的第二十三晶体管的漏极与所述的第二十四晶体管的漏极相连，栅极与所述的第二十四晶体管的栅极相连；所述的第二十四晶体管的漏极与所述的第二十五晶体管的栅极相连；所述的第二十五晶体管的源极与PMOS功率管的栅极相连，漏极与地信号端相连。

进一步的是，所述的电压输出模块包括第十七晶体管、PMOS功率管、第一电容C_c、第二电容C_m、第一电阻R₁和第二电阻R₂；所述的第十七晶体管的栅极与所述的第十二晶体管的栅极，漏极与第一电容C_c的另一端相连，源极与地信号端相连；所述的PMOS功率管的栅极与所述的第十五晶体管的漏极相连，源极与电源电压端相连，漏极作为输出端与第一电阻R₁的一端相连，并与所述的第十七晶体管的漏极相连；所述的第一电阻R₁和第二电阻R₂串联，它们的连接端处与第四晶体管M₄的栅极相连。

本实用新型具有以下优点：第一，本实用新型采用了自适应偏置电路，在不增加额外的功耗情况下增大了电路的带宽，并降低了电路的上冲、下冲电压；第二，本实用新型采用了有源前馈频率补偿结构和米勒电容补偿结构，在无片外电容的情况下，能很好的保持电路的稳定性；第三，本实用新型提出了一种下冲抑制结构，当输出从轻载向重载突变时，能显著减小下冲电压，提高LDO的瞬态响应性能。

附图说明

图1是一种快响应的无片外电容LDO电路的电路结构示意图；

图2是一种快响应的无片外电容LDO电路的PSRR仿真结果图；

图3是一种快响应的无片外电容LDO电路的瞬态响应仿真结果图。

具体实施方式

为使本实用新型的目的、技术方案和优点更加清楚明白，以下结合附图对本实用新型的具体实施方式详细说明。这些实施方式的示例在附图中进行了例示。附图中所示和根据附图描述的本实用新型的实施方式仅仅是示例性，并且不限于这些实施方式。

此外，还需要说明的是，为了避免因不必要的细节而模糊了本实用新型，在附图中仅仅示出了与根据本实用新型的方案密切相关的结构和/或处理步骤，而省略了与本实用新型关系不大的其他细节。

以及，在本实用新型的描述中，术语“中心”、“上”、“下”、“左”、“右”、“竖直”、“水平”、“内”、“外”等指示的方位或位置关系为基于附图所示的方位或位置关系，仅是为了便于描述本实用新型和简化描述，而不是指示或暗示所指的装置或元件必须具有特定的方位、以特定的方位构造和操作，因此不能理解为对本实用新型的限制。此外，术语“第一”、“第二”仅用于描述目的，而不能理解为指示或暗示相对重要性。

请参阅图1至图3，本实用新型实施例包括：

如图1所示，本实用新型实施例包括：本实用新型提供的一种快响应的无片外电容LDO电路包括跨导运算放大器、第二级放大器、自适应偏置电路、下冲抑制电路和电压输出模块五个功能模块，下面分别对其功能以及实现方式进行描述。

所述的跨导运算放大器用于比较反馈电压和参考电压，并产生控制电压输出模块中PMOS功率管的输出；所述的第二级放大器用于进一步放大跨导运算放大器的输出，从而使电压输出模块中PMOS功率管的输出更稳定；所述的自适应偏置电路用于采样PMOS功率管的输出电流，并通过电流镜的形式把采样到的电流传递给误差放大器，从而提高电路的瞬态响应性能；所述的下冲抑制电路用于为PMOS功率管提供栅极到地信号端的放电通路，从而降低电路输出的下冲电压，提高瞬态响应能力；所述的电压输出模块用于根据第二级放大器的输出来控制PMOS功率管，PMOS功率管的漏极作为LDO电路的输出，并通过反馈电阻网络把输出电压反馈到跨导运算放大器的另一个输入端。

继续参阅图1所示，在本实用新型的实施例中，所述的跨导运算放大器包括第一晶体管M₁、第二晶体管M₂、第三晶体管M₃、第四晶体管M₄、第五晶体管M₅、第六晶体管M₆、第七晶体管M₇、第八晶体管M₈、第九晶体管M₉、第十晶体管M₁₀；所述的第一晶体管M₁、第二晶体管M₂、第九晶体管M₉、第十晶体管M₁₀的源极都接地信号端GND；所述的第五晶体管M₅、第六晶体管M₆、第七晶体管M₇、第八晶体管M₈的源极都接电源电压端VDD；所述的第一晶体管M₁的漏极与偏置电流源I_B相连，同时漏极与栅极互连，并与第二晶体管M₂的栅极相连；所述的第二晶体管M₂的漏极分别与第三晶体管M₃、第四晶体管M₄的源极相连；所述的第三晶体管M₃的栅极与参考电压端V_REF相连，漏极与第五晶体管M₅的漏极相连；所述的第四晶体管M₄的栅极通过第二电阻R₂接地信号端GND，漏极与第六晶体管M₆的漏极相连；所述的第五晶体管M₅的漏极与栅极互连，并与第七晶体管M₇的栅极相连；所述的第六晶体管M₆的漏极与栅极互连，并与第八晶体管M₈的栅极相连；所述的第七晶体管M₇的漏极与第九晶体管M₉的漏极相连；所述的第八晶体管M₈的漏极与第十晶体管M₁₀的漏极相连；所述的第九晶体管M₉的漏极与栅极互连，并与第十晶体管M₁₀的栅极相连；所述的第十晶体管M₁₀的漏极与第十二晶体管M₁₂、第十七晶体管M₁₇的栅极相连。

本实用新型的第二级放大器包括第十一晶体管M₁₁、第十二晶体管M₁₂、第十三晶体管M₁₃、第十四晶体管M₁₄、第十五晶体管M₁₅、第十六晶体管M₁₆；所述的第十二晶体管M₁₂、第十三晶体管M₁₃、第十六晶体管M₁₆的源极都接地信号端GND；所述的第十一晶体管M₁₁、第十四晶体管M₁₄、第十五晶体管M₁₅的源极都接电源电压端VDD；所述的第十一晶体管M₁₁的栅极与第六晶体管M₆、第八晶体管M₈的栅极相连，漏极与第十三晶体管M₁₃的漏极相连；所述的第十二晶体管M₁₂的漏极与第十四晶体管M₁₄的漏极相连；所述的第十三晶体管M₁₃的漏极与栅极互连，并与第十六晶体管M₁₆的栅极相连；所述的第十四晶体管M₁₄的漏极与栅极互连，并与第十五晶体管M₁₅的栅极相连；所述的第十五晶体管M₁₅的漏极与第十六晶体管M₁₆的漏极相连；所述的第十六晶体管M₁₆的漏极与第二十六晶体管M₂₆、PMOS功率管M_P的栅极相连接，并与第一电容C_c的一端相连。

本实用新型的自适应偏置电路包括第二十六晶体管M₂₆、第二十七晶体管M₂₇、第二十八晶体管M₂₈；所述的第二十七晶体管M₂₇、第二十八晶体管M₂₈的源极与地信号端GND相连；所述的第二十六晶体管M₂₆的源极与电源电压端VDD相连，栅极与PMOS功率管M_P的栅极相连，漏极与第二十七晶体管M₂₇的漏极相连；所述的第二十七晶体管M₂₇的漏极与栅极互连，并与第二十八晶体管M₂₈的栅极相连；所述的第二十八晶体管M₂₈的漏极与所述跨导运算放大器中的第二晶体管M₂的漏极相连。

本实用新型的下冲抑制电路包括第十八晶体管M₁₈、第十九晶体管M₁₉、第二十晶体管M₂₀、第二十一晶体管M₂₁、第二十二晶体管M₂₂、第二十三晶体管M₂₃、第二十四晶体管M₂₄、第二十五晶体管M₂₅；所述的第二十晶体管M₂₀、第二十一晶体管M₂₁、第二十二晶体管M₂₂、第二十四晶体管M₂₄的源极都与地信号端GND相连；所述的第十八晶体管M₁₈、第十九晶体管M₁₉、第二十三晶体管M₂₃的源极都与电源电压端VDD相连；所述的第十八晶体管M₁₈的栅极与第五晶体管M₅、第七晶体管M₇的栅极相连，漏极与第二十晶体管M₂₀的漏极相连；所述的第十九晶体管M₁₉的栅极与第六晶体管M₆、第八晶体管M₈的栅极相连，漏极与第二十一晶体管M₂₁的漏极相连；所述的第二十晶体管M₂₀的栅极与第二十一晶体管M₂₁的栅极相连，漏极与第二十二晶体管M₂₂的漏极相连；所述的第二十一晶体管M₂₁的漏极与栅极互连；所述的第二十二晶体管M₂₂的栅极与第九晶体管M₉、第十晶体管M₁₀的栅极相连，漏极与第二十三晶体管M₂₃、第二十四晶体管M₂₄的栅极相连；所述的第二十三晶体管M₂₃的漏极与第二十四晶体管M₂₄的漏极相连，栅极与第二十四晶体管M₂₄的栅极相连；所述的第二十四晶体管M₂₄的漏极与第二十五晶体管M₂₅的栅极相连；所述的第二十五晶体管M₂₅的源极与PMOS功率管M_P的栅极相连，漏极与地信号端GND相连。

本实用新型的电压输出模块包括第十七晶体管M₁₇、PMOS功率管M_P、第一电容C_c、第二电容C_m、第一电阻R₁和第二电阻R₂；所述的第十七晶体管M₁₇的栅极与第十二晶体管M₁₂的栅极，漏极与第一电容C_c的另一端相连，源极与地信号端GND相连；所述的PMOS功率管M_P的栅极与第十五晶体管M₁₅的漏极相连，源极与电源电压端VDD相连，漏极作为输出端与第一电阻R₁的一端相连，并与第十七晶体管M₁₇的漏极相连；所述的第一电阻R₁和第二电阻R₂串联，它们的连接端处与第四晶体管M₄的栅极相连。

下面对图1所示的快响应的无片外电容LDO的具体工作原理及性能进行详细介绍。

本实用新型的跨导运算放大器用于比较反馈电压和参考电压，并产生控制PMOS功率管的输出。跨导运算放大器由晶体管M₁-M₁₀组成，M₁和M₂构成电流镜，复制偏置电流源I_B为整体电路提供偏置。M₅和M₇、M₆和M₈、M₉和M₁₀都采用了自偏置结构，确保了它们都工作在饱和区。M₃和M₄为跨导运算放大器的输入差分对，M₃的栅极接参考电压V_REF，M₄的栅极接反馈电压V_FB，跨导运算放大器将这两个电压的差值放大，从M₈的漏极和M₁₀的漏极输出到第二级放大器的输入端。

本实用新型的第二级放大器用于进一步放大跨导运算放大器的输出，从而使PMOS功率管的输出更稳定。第二级放大器由晶体管M₁₁-M₁₆组成，M₁₂作为第二级放大器的输入管，将跨导运算放大器的输出放大，通过M₁₄、M₁₅传递到PMOS功率管M_P的栅极。M₁₁与M₆构成电流镜为M₁₃、M₁₆提供偏置，使其工作在饱和区，从而使输出更稳定。

本实用新型的自适应偏置电路用于采样PMOS功率管M_P的输出电流。自适应偏置电路由晶体管M₂₆-M₂₈组成，M₂₆和M_P构成电流镜，M₂₆可以复制M_P的输出电流，然后通过M₂₇、M₂₈传递给M₂，进而在不消耗额外功耗的情况下，提高电路的带宽。

本实用新型的下冲抑制电路用于为PMOS功率管提供栅极到地信号端GND的放电通路，从而降低电路输出的下冲电压，提高瞬态响应能力。下冲抑制电路由晶体管M₁₈-M₂₅组成，M₁₈、M₁₉作为感应管，分别感应M₅、M₆的电流变化。当输出电流从100μA跳变到100mA时，输出电压V_O和跨导运算放大器的反馈电压V_FB会出现下冲尖峰，使得M₅的电流增大，从而使得M₁₈的漏极电流增大；而M₆的电流会减小，从而引起M₁₉的漏极电流减小，然后通过M₂₀和M₂₁构成的电流镜电路使得M₂₀的漏极电流减小。因此，M₁₈、M₂₀的支路电流流过M₂₂构成的MOS电阻，产生一个向上跳变的电压，然后经过M₂₃和M₂₄组成的反相器输出一个向下跳变的电压，使得开关管M₂₅打开，放电通路被导通，功率管M_P栅极电压下降，为负载提供电流，输出电压V_O恢复正常。

本实用新型的电压输出模块由晶体管M₁₇、PMOS功率管M_P、电容C_c、电容C_m、电阻R₁和电阻R₂组成。M_P、C_c构成的米勒电容补偿结构和M₁₇、C_m组成的有源前馈频率补偿结构一起保持电路的稳定性；电阻R₁和R₂的连接处与跨导运算放大器中M₄的栅极连接，形成负反馈回路；PMOS功率管M_P的漏极作为整个电路的输出端输出稳定的电压。

图2是本实用新型的一种快响应的无片外电容LDO电路的PSRR仿真结果。从图中可知，该LDO在负载电流为100μA时，在频率1KHz处的PSRR为-67dB。

图3是本实用新型的一种快响应的无片外电容LDO电路的瞬态响应仿真结果图。从图中可知，在负载电流从100μA-100mA之间变化时，LDO的下冲电压为84mV，上冲电压为34mV，恢复时间分别为1μs、0.6μs，由此可知本实用新型的LDO电路具有良好的瞬态响应性能。

此外，需要说明的是，在本说明书中，“包括”、“包含”或者其任何其他变体意在涵盖非排他性的包含，从而使得包括一系列要素的过程、方法、物品或者设备不仅包括那些要素，而且还包括没有明确列出的其他要素，或者是还包括为这种过程、方法、物品或者设备所固有的要素。在没有更多限制的情况下，由语句“包括一个……”限定的要素，并不排除在包括所述要素的过程、方法、物品或者设备中还存在另外的相同要素。

应当理解，虽然本说明书按照实施方式加以描述，但并非每个实施方式仅包含一个独立的技术方案，说明书的这种叙述方式仅仅是为清楚起见，本领域技术人员应当将说明书作为一个整体，各实施例中的技术方案也可以经适当组合，形成本领域技术人员可以理解的其他实施方式。

Claims (6)

1.一种快响应的无片外电容LDO电路，其特征在于包括跨导运算放大器、第二级放大器、自适应偏置电路、下冲抑制电路和电压输出模块；跨导运算放大器用于比较反馈电压和参考电压，并产生控制电压输出模块中PMOS功率管的输出；第二级放大器用于进一步放大跨导运算放大器的输出，从而使电压输出模块中PMOS功率管的输出更稳定；自适应偏置电路用于采样PMOS功率管的输出电流，并通过电流镜的形式把采样到的电流传递给误差放大器，从而提高电路的瞬态响应性能；下冲抑制电路用于为PMOS功率管提供栅极到地信号端的放电通路，从而降低电路输出的下冲电压，提高瞬态响应能力；电压输出模块用于根据第二级放大器的输出来控制PMOS功率管，PMOS功率管的漏极作为LDO电路的输出，并通过反馈电阻网络把输出电压反馈到跨导运算放大器的另一个输入端。

2.根据权利要求1所述的一种快响应的无片外电容LDO电路，其特征在于：所述的跨导运算放大器包括第一晶体管M₁、第二晶体管M₂、第三晶体管M₃、第四晶体管M₄、第五晶体管M₅、第六晶体管M₆、第七晶体管M₇、第八晶体管M₈、第九晶体管M₉、第十晶体管M₁₀；第一晶体管M₁、第二晶体管M₂、第九晶体管M₉、第十晶体管M₁₀的源极都接地信号端GND；第五晶体管M₅、第六晶体管M₆、第七晶体管M₇、第八晶体管M₈的源极都接电源电压端VDD；第一晶体管M₁的漏极与偏置电流源I_B相连，同时漏极与栅极互连，并与第二晶体管M₂的栅极相连；第二晶体管M₂的漏极分别与第三晶体管M₃、第四晶体管M₄的源极相连；第三晶体管M₃的栅极与参考电压端V_REF相连，漏极与第五晶体管M₅的漏极相连；第四晶体管M₄的栅极通过第二电阻R₂接地信号端GND，漏极与第六晶体管M₆的漏极相连；第五晶体管M₅的漏极与栅极互连，并与第七晶体管M₇的栅极相连；第六晶体管M₆的漏极与栅极互连，并与第八晶体管M₈的栅极相连；第七晶体管M₇的漏极与第九晶体管M₉的漏极相连；第八晶体管M₈的漏极与第十晶体管M₁₀的漏极相连；第九晶体管M₉的漏极与栅极互连，并与第十晶体管M₁₀的栅极相连；第十晶体管M₁₀的漏极与第十二晶体管M₁₂、第十七晶体管M₁₇的栅极相连。

3.根据权利要求1所述的一种快响应的无片外电容LDO电路，其特征在于：所述的第二级放大器包括第十一晶体管M₁₁、第十二晶体管M₁₂、第十三晶体管M₁₃、第十四晶体管M₁₄、第十五晶体管M₁₅、第十六晶体管M₁₆；第十二晶体管M₁₂、第十三晶体管M₁₃、第十六晶体管M₁₆的源极都接地信号端GND；第十一晶体管M₁₁、第十四晶体管M₁₄、第十五晶体管M₁₅的源极都接电源电压端VDD；第十一晶体管M₁₁的栅极与第六晶体管M₆、第八晶体管M₈的栅极相连，漏极与第十三晶体管M₁₃的漏极相连；第十二晶体管M₁₂的漏极与第十四晶体管M₁₄的漏极相连；第十三晶体管M₁₃的漏极与栅极互连，并与第十六晶体管M₁₆的栅极相连；第十四晶体管M₁₄的漏极与栅极互连，并与第十五晶体管M₁₅的栅极相连；第十五晶体管M₁₅的漏极与第十六晶体管M₁₆的漏极相连；第十六晶体管M₁₆的漏极与第二十六晶体管M₂₆、PMOS功率管M_P的栅极相连接，并与第一电容C_c的一端相连。

4.根据权利要求1所述的一种快响应的无片外电容LDO电路，其特征在于：所述的自适应偏置电路包括第二十六晶体管M₂₆、第二十七晶体管M₂₇、第二十八晶体管M₂₈；第二十七晶体管M₂₇、第二十八晶体管M₂₈的源极与地信号端GND相连；第二十六晶体管M₂₆的源极与电源电压端VDD相连，栅极与PMOS功率管M_P的栅极相连，漏极与第二十七晶体管M₂₇的漏极相连；第二十七晶体管M₂₇的漏极与栅极互连，并与第二十八晶体管M₂₈的栅极相连；第二十八晶体管M₂₈的漏极与所述跨导运算放大器中的第二晶体管M₂的漏极相连。

5.根据权利要求1所述的一种快响应的无片外电容LDO电路，其特征在于：所述的下冲抑制电路包括第十八晶体管M₁₈、第十九晶体管M₁₉、第二十晶体管M₂₀、第二十一晶体管M₂₁、第二十二晶体管M₂₂、第二十三晶体管M₂₃、第二十四晶体管M₂₄、第二十五晶体管M₂₅；第二十晶体管M₂₀、第二十一晶体管M₂₁、第二十二晶体管M₂₂、第二十四晶体管M₂₄的源极都与地信号端GND相连；第十八晶体管M₁₈、第十九晶体管M₁₉、第二十三晶体管M₂₃的源极都与电源电压端VDD相连；第十八晶体管M₁₈的栅极与第五晶体管M₅、第七晶体管M₇的栅极相连，漏极与第二十晶体管M₂₀的漏极相连；第十九晶体管M₁₉的栅极与第六晶体管M₆、第八晶体管M₈的栅极相连，漏极与第二十一晶体管M₂₁的漏极相连；第二十晶体管M₂₀的栅极与第二十一晶体管M₂₁的栅极相连，漏极与第二十二晶体管M₂₂的漏极相连；第二十一晶体管M₂₁的漏极与栅极互连；第二十二晶体管M₂₂的栅极与第九晶体管M₉、第十晶体管M₁₀的栅极相连，漏极与第二十三晶体管M₂₃、第二十四晶体管M₂₄的栅极相连；第二十三晶体管M₂₃的漏极与第二十四晶体管M₂₄的漏极相连，栅极与第二十四晶体管M₂₄的栅极相连；第二十四晶体管M₂₄的漏极与第二十五晶体管M₂₅的栅极相连；第二十五晶体管M₂₅的源极与PMOS功率管M_P的栅极相连，漏极与地信号端GND相连。

6.根据权利要求1所述的一种快响应的无片外电容LDO电路，其特征在于：所述的电压输出模块包括第十七晶体管M₁₇、PMOS功率管M_P、第一电容C_c、第二电容C_m、第一电阻R₁和第二电阻R₂；第十七晶体管M₁₇的栅极与第十二晶体管M₁₂的栅极，漏极与第一电容C_c的另一端相连，源极与地信号端GND相连；PMOS功率管M_P的栅极与第十五晶体管M₁₅的漏极相连，源极与电源电压端VDD相连，漏极作为输出端与第一电阻R₁的一端相连，并与第十七晶体管M₁₇的漏极相连；第一电阻R₁和第二电阻R₂串联，它们的连接端处与第四晶体管M₄的栅极相连。