CN110912842B

CN110912842B - 一种包络检测电路

Info

Publication number: CN110912842B
Application number: CN201911108869.7A
Authority: CN
Inventors: 赵伟兵; 许登科; 肖刚军
Original assignee: Zhuhai Amicro Semiconductor Co Ltd
Current assignee: Zhuhai Amicro Semiconductor Co Ltd
Priority date: 2019-11-13
Filing date: 2019-11-13
Publication date: 2023-09-05
Anticipated expiration: 2039-11-13
Also published as: CN110912842A

Abstract

本发明公开了一种包络检测电路，该电路包括比较模块和整形模块。所述比较模块包括用于输入第一接收信号的第一信号输入端，用于输入第二接收信号的第二信号输入端，用于输出第一比较信号的第一信号输出端，以及用于输出第二比较信号的第二信号输出端。所述整形模块包括与所述第一信号输出端连接的第三信号输入端，与所述第二信号输出端连接的第四信号输入端，以及用于输出包络检测信号的第三信号输出端。所述包络检测电路，不需要参考信号产生电路，只需要比较模块和整形模块就可以输出稳定的包络检测信号，降低了系统复杂度，电路结构简单，成本相对较低。

Description

一种包络检测电路

技术领域

本发明属于电子技术领域，尤其涉及一种包络检测电路。

背景技术

在串行高速接口中，通常使用差分信号进行传输，闲置状态下，两个差分信号的幅度都接近0，因此，接收端除了常规的差分放大电路之外，还需要一个包络检测电路，从而区分闲置状态跟工作状态，以及区分出有用信号，另外，由于传输路径上的损耗，可能导致接收端看到的信号衰减到太小的幅度，影响到数据恢复的准确率，需要包络检测电路识别出该情形，并通知下级电路，避免作出错误响应。例如，USB2.0规范就明确定义了，要求一个包络检测电路，将100mV以下的信号检测出来，将其视为无效数据。

授权公告号为CN105577580B的中国发明专利公开了一种包络检测装置，其包含一运算电路、一参考信号产生电路和一比较电路，运算电路根据传输信号与至少一参考信号来产生一组运算输出，比较电路比较运算输出，产生比较结果。该装置的电路结构相对复杂，成本相对较高。

发明内容

本发明提出一种包络检测电路，其电路结构简单，成本相对较低。具体方案如下：

一种包络检测电路，包括：比较模块，所述比较模块包括：用于输入第一接收信号的第一信号输入端，用于输入第二接收信号的第二信号输入端，用于输出第一比较信号的第一信号输出端，以及用于输出第二比较信号的第二信号输出端；用于对所述第一比较信号和所述第二比较信号进行整形处理并输出包络检测信号的整形模块，所述整形模块与所述比较模块连接，所述整形模块包括：与所述第一信号输出端连接的第三信号输入端，与所述第二信号输出端连接的第四信号输入端，以及用于输出包络检测信号的第三信号输出端。

进一步地，所述比较模块包括电流源、第一PMOS管、第二PMOS管、第三PMOS管、第四PMOS管、第五PMOS管、第六PMOS管、第七PMOS管、第八PMOS管、第九PMOS管、第十PMOS管、第十一PMOS管、第十二PMOS管、第十三PMOS管、第十四PMOS管、第十五PMOS管、第一NMOS管、第二NMOS管、第三NMOS管、第四NMOS管、第一电阻、第二电阻、第三电阻和第四电阻；所述第一PMOS管、第二PMOS管、第三PMOS管、第四PMOS管和第五PMOS管的源极共同连接至电源端，所述第一PMOS管、第二PMOS管、第三PMOS管、第四PMOS管和第五PMOS管的栅极共同连接至电流源的一端和第一PMOS管的漏极，所述电流源的另一端接地；所述第六PMOS管、第十四PMOS管和第七PMOS管的源极共同连接至第二PMOS管的漏极，第六PMOS管和第十四PMOS管的栅极共同作为比较模块的第一信号输入端，第六PMOS管和第十四PMOS管的漏极共同通过第一电阻接地，第七PMOS管的栅极作为比较模块的第二信号输入端，第七PMOS管的漏极通过第二电阻接地；所述第八PMOS管和第九PMOS管的源极共同连接至第三PMOS管的漏极，第八PMOS管的栅极通过第二电阻接地，第八PMOS管的漏极分别连接至第一NMOS管的漏极以及第一NMOS管和第二NMOS管的栅极，第一NMOS管和第二NMOS管的源极接地，第九PMOS管的栅极通过第一电阻接地，第九PMOS管的漏极与第二NMOS管的漏极连接并共同作为比较模块的第一信号输出端；所述第十PMOS管、第十五PMOS管和第十一PMOS管的源极共同连接至第四PMOS管的漏极，第十PMOS管和第十五PMOS管的栅极共同作为比较模块的第二信号输入端，第十PMOS管和第十五PMOS管的漏极共同通过第三电阻接地，第十一PMOS管的栅极作为比较模块的第一信号输入端，第十一PMOS管的漏极通过第四电阻接地；所述第十二PMOS管和第十三PMOS管的源极共同连接至第五PMOS管的漏极，第十二PMOS管的栅极通过第四电阻接地，第十二PMOS管的漏极分别连接至第三NMOS管的漏极以及第三NMOS管和第四NMOS管的栅极，第三NMOS管和第四NMOS管的源极接地，第十三PMOS管的栅极通过第三电阻接地，第十三PMOS管的漏极与第四NMOS管的漏极连接并共同作为比较模块的第二信号输出端。

进一步地，所述第六PMOS管、第七PMOS管、第十PMOS管和第十一PMOS管的尺寸相同；所述第八PMOS管、第九PMOS管、第十二PMOS管和第十三PMOS管的尺寸相同；所述第二PMOS管和第四PMOS管的尺寸相同，第三PMOS管和第五PMOS管的尺寸相同；所述第十四PMOS管和第十五PMOS管的尺寸相同，且所述第十四PMOS管或第十五PMOS管的沟道长度与第六PMOS管的沟道长度相同；所述第一NMOS管、第二NMOS管、第三NMOS管和第四NMOS管的尺寸相同；所述第一电阻、第二电阻、第三电阻和第四电阻的阻值相同；所述尺寸相同是指各晶体管的沟道的宽度相同，以及各晶体管的沟道的长度相同。

进一步地，所述比较模块的翻转阈值随预设尺寸比值的变化而变化，所述预设尺寸比值是第十四PMOS管的沟道宽度与第六PMOS管的沟道宽度的比值，或者是第十五PMOS管的沟道宽度与第十PMOS管的沟道宽度的比值。

进一步地，所述比较模块包括电流源、第一PMOS管、第二PMOS管、第三PMOS管、第四PMOS管、第五PMOS管、第六PMOS管、第七PMOS管、第八PMOS管、第九PMOS管、第十PMOS管、第十一PMOS管、第十二PMOS管、第十三PMOS管、第一NMOS管、第二NMOS管、第三NMOS管、第四NMOS管、第一电阻、第二电阻、第三电阻、第四电阻、第五电阻和第六电阻；所述第一PMOS管、第二PMOS管、第三PMOS管、第四PMOS管和第五PMOS管的源极共同连接至电源端，所述第一PMOS管、第二PMOS管、第三PMOS管、第四PMOS管和第五PMOS管的栅极共同连接至电流源的一端和第一PMOS管的漏极，所述电流源的另一端接地；所述第六PMOS管的源极连接至第二PMOS管的漏极，第六PMOS管的栅极作为比较模块的第一信号输入端，第六PMOS管的漏极通过第一电阻接地；所述第七PMOS管的源极通过第五电阻连接至第二PMOS管的漏极，第七PMOS管的栅极作为比较模块的第二信号输入端，第七PMOS管的漏极通过第二电阻接地；所述第八PMOS管和第九PMOS管的源极共同连接至第三PMOS管的漏极，第八PMOS管的栅极通过第二电阻接地，第九PMOS管的栅极通过第一电阻接地，第八PMOS管的漏极分别连接至第一NMOS管的漏极以及第一NMOS管和第二NMOS管的栅极，第一NMOS管和第二NMOS管的源极接地，第九PMOS管的漏极与第二NMOS管的漏极连接并共同作为比较模块的第一信号输出端；所述第十PMOS管的源极连接至第四PMOS管的漏极，第十PMOS管的栅极作为比较模块的第二信号输入端，第十PMOS管的漏极通过第三电阻接地；所述第十一PMOS管的源极通过第六电阻连接至第四PMOS管的漏极，第十一PMOS管的栅极作为比较模块的第一信号输入端，第十一PMOS管的漏极通过第四电阻接地；所述第十二PMOS管和第十三PMOS管的源极共同连接至第五PMOS管的漏极，第十二PMOS管的栅极通过第四电阻接地，第十三PMOS管的栅极通过第三电阻接地，第十二PMOS管的漏极分别连接至第三NMOS管的漏极以及第三NMOS管和第四NMOS管的栅极，第三NMOS管和第四NMOS管的源极接地，第十三PMOS管的漏极与第四NMOS管的漏极连接并共同作为比较模块的第二信号输出端。

进一步地，所述第六PMOS管、第七PMOS管、第十PMOS管和第十一PMOS管的尺寸相同；所述第八PMOS管、第九PMOS管、第十二PMOS管和第十三PMOS管的尺寸相同；所述第二PMOS管和第四PMOS管的尺寸相同，第三PMOS管和第五PMOS管的尺寸相同；所述第一NMOS管、第二NMOS管、第三NMOS管和第四NMOS管的尺寸相同；所述第一电阻、第二电阻、第三电阻和第四电阻的阻值相同；所述第五电阻和第六电阻的阻值相同；所述尺寸相同是指各晶体管的沟道的宽度相同，以及各晶体管的沟道的长度相同。

进一步地，所述比较模块的翻转阈值随第五电阻及第六电阻的阻值的变化而变化。

进一步地，所述整形模块包括第一逻辑或门、第二逻辑或门、第七电阻、第一电容和缓冲器；所述第一逻辑或门的两个输入端分别作为所述整形模块的第三信号输入端和第四信号输入端，第一逻辑或门的输出端分别连接至第七电阻的一端和第二逻辑或门的一个输入端；第七电阻的另一端连接至缓冲器的输入端，所述第七电阻的另一端还通过第一电容接地；所述缓冲器的输出端连接至第二逻辑或门的另一个输入端；所述第二逻辑或门的输出端作为所述整形模块的第三信号输出端。

本发明所述包络检测电路，不需要参考信号产生电路，只需要比较模块和整形模块就可以输出稳定的包络检测信号，降低了系统复杂度，电路结构简单，成本相对较低。

附图说明

图1是本发明实施例所述的一种包络检测电路的结构示意框图。

图2是本发明实施例所述的比较模块的一种电路结构示意图。

图3是本发明实施例所述的比较模块的另一种电路结构示意图。

图4是本发明实施例所述的整形模块的一种电路结构示意图。

具体实施方式

以下结合具体实施例对上述方案做进一步说明。应当理解，所公开的实施例仅仅是本公开的实例，其可采用多种方式实施。熟知和/或重复的功能和结构并未详细描述以避免不必要或多余的细节使得本发明模糊不清。因此，本文所公开的具体的结构性和功能性细节并非意在限定，而是仅仅作为权利要求的基础和代表性基础用于教导本领域技术人员以实质上任意合适的详细结构多样地实现本发明。

如图1所示，本发明实施例提出一种包络检测电路，该电路包括相互连接的比较模块1和整形模块2。

所述比较模块1具有偏移比较功能，其包括第一信号输入端VIP、第二信号输入端VIN、第一信号输出端VO1和第二信号输出端VO2。所述第一信号输入端VIP用于输入第一接收信号RXP，所述第二信号输入端VIN用于输入第二接收信号RXN，所述第一信号输出端VO1用于输出第一比较信号，所述第二信号输出端VO2用于输出第二比较信号。所述比较模块1能同时比较第一接收信号RXP的电压值与第二接收信号RXN的电压值加翻转阈值的和值的大小，以及比较第二接收信号RXN的电压值与第一接收信号RXP的电压值加翻转阈值的和值的大小，并分别从第一信号输出端VO1输出第一比较信号和从第二信号输出端VO2输出第二比较信号，传输至整形模块2。

所述整形模块2具有对比较模块1输出的比较信号进行逻辑运算和滤波除杂的功能，其包括第三信号输入端VI1、第四信号输入端VI2和第三信号输出端VO。所述第三信号输入端VI1与所述第一信号输出端VO1连接，用于接收第一比较信号。所述第四信号输入端VI2与所述第二信号输出端VO2连接，用于接收第二比较信号。第三信号输出端VO用于输出经过整形处理的包络检测信号。所述整形处理是指对接收到的比较信号进行逻辑功能运算和滤波处理，形成稳定的包络检测信号。

本实施例所述包络检测电路，不需要参考信号产生电路，只需要比较模块1和整形模块2就可以输出稳定的包络检测信号，降低了系统复杂度，电路结构简单，成本相对较低。

作为其中一种实施方式，如图2所示，所述比较模块包括电流源IS、第一PMOS管MP1、第二PMOS管MP2、第三PMOS管MP3、第四PMOS管MP4、第五PMOS管MP5、第六PMOS管MP6、第七PMOS管MP7、第八PMOS管MP8、第九PMOS管MP9、第十PMOS管MP10、第十一PMOS管MP11、第十二PMOS管MP12、第十三PMOS管MP13、第十四PMOS管MP6’、第十五PMOS管MP10’、第一NMOS管MN1、第二NMOS管MN2、第三NMOS管MN3、第四NMOS管MN4、第一电阻R1、第二电阻R2、第三电阻R3和第四电阻R4。电流I1、I2、I3、I4和I5分别为流经第一PMOS管MP1、第二PMOS管MP2、第三PMOS管MP3、第四PMOS管MP4和第五PMOS管MP5的电流。

所述第一PMOS管MP1、第二PMOS管MP2、第三PMOS管MP3、第四PMOS管MP4和第五PMOS管MP5的源极共同连接至电源端VDD。所述第一PMOS管MP1、第二PMOS管MP2、第三PMOS管MP3、第四PMOS管MP4和第五PMOS管MP5的栅极共同连接至电流源IS的一端和第一PMOS管MP1的漏极，所述电流源IS的另一端接地。所述第六PMOS管MP6、第十四PMOS管MP6’和第七PMOS管MP7的源极共同连接至第二PMOS管MP2的漏极，第六PMOS管MP6和第十四PMOS管MP6’的栅极共同作为比较模块的第一信号输入端VIP，第六PMOS管MP6和第十四PMOS管MP6’的漏极共同通过第一电阻R1接地，第七PMOS管MP7的栅极作为比较模块的第二信号输入端VIN，第七PMOS管MP7的漏极通过第二电阻R2接地。所述第八PMOS管MP8和第九PMOS管MP9的源极共同连接至第三PMOS管MP3的漏极，第八PMOS管MP8的栅极通过第二电阻R2接地，第八PMOS管MP8的漏极分别连接至第一NMOS管MN1的漏极以及第一NMOS管MN1和第二NMOS管MN2的栅极，第一NMOS管MN1和第二NMOS管MN2的源极接地，第九PMOS管MP9的栅极通过第一电阻R1接地，第九PMOS管MP9的漏极与第二NMOS管MN2的漏极连接并共同作为比较模块的第一信号输出端VO1。所述第十PMOS管MP10、第十五PMOS管MP10’和第十一PMOS管MP11的源极共同连接至第四PMOS管MP4的漏极，第十PMOS管MP10和第十五PMOS管MP10’的栅极共同作为比较模块的第二信号输入端VIN，第十PMOS管MP10和第十五PMOS管MP10’的漏极共同通过第三电阻R3接地，第十一PMOS管MP11的栅极作为比较模块的第一信号输入端VIP，第十一PMOS管MP11的漏极通过第四电阻R4接地。所述第十二PMOS管MP12和第十三PMOS管MP13的源极共同连接至第五PMOS管MP5的漏极，第十二PMOS管MP12的栅极通过第四电阻R4接地，第十二PMOS管MP12的漏极分别连接至第三NMOS管MN3的漏极以及第三NMOS管MN3和第四NMOS管MN4的栅极，第三NMOS管MN3和第四NMOS管MN4的源极接地，第十三PMOS管MP13的栅极通过第三电阻R3接地，第十三PMOS管MP13的漏极与第四NMOS管MN4的漏极连接并共同作为比较模块的第二信号输出端VO2。

本实施例所述比较模块，只需要采用晶体管和电阻，不需要复杂的电子元器件，设计制造简单，成本较低。

优选的，所述第六PMOS管MP6、第七PMOS管MP7、第十PMOS管MP10和第十一PMOS管MP11的尺寸相同；所述第八PMOS管MP8、第九PMOS管MP9、第十二PMOS管MP12和第十三PMOS管MP13的尺寸相同；所述第二PMOS管MP2和第四PMOS管MP4的尺寸相同，第三PMOS管MP3和第五PMOS管MP5的尺寸相同；第十四PMOS管MP6’和第十五PMOS管MP10’的尺寸相同，且所述第十四PMOS管MP6’的沟道长度与第六PMOS管MP6的沟道长度相同，和/或第十五PMOS管MP10’的沟道长度与第六PMOS管MP6的沟道长度相同，所述第一NMOS管MN1、第二NMOS管MN2、第三NMOS管MN3和第四NMOS管MN4的尺寸相同；所述第一电阻R1、第二电阻R2、第三电阻R3和第四电阻R4的阻值相同。所述尺寸相同是指各晶体管的沟道的宽度相同，以及各晶体管的沟道的长度相同。

上述各元器件的类型和参数，可以根据不同产品的性能要求进行相应选型和配置，此处不再赘述。

具体的，所述比较模块的翻转阈值随预设尺寸比值的变化而变化，所述预设尺寸比值是第十四PMOS管 MP6’的沟道宽度与第六PMOS管MP6的沟道宽度的比值，由于第六PMOS管MP6和第十PMOS管MP10的尺寸相同，第十四PMOS管MP6’和第十五PMOS管MP10’的尺寸相同，所以，所述预设尺寸比值也是第十五PMOS管MP10’ 的沟道宽度与第十PMOS管MP10的沟道宽度的比值。从图2所示的电路结构可知，该比较模块的翻转阈值为：

其中，W6、L6、u、Cox分别为第六PMOS管MP6的宽、长、载流子迁移率、栅氧化层厚度，W6'为第十四 PMOS管MP6’的宽，I₂为第二PMOS管MP2的电流。当VIP-VIN>ΔV时，第一信号输出端VO1输出高电平信号，而 VIP-VIN<-ΔV时，第二信号输出端VO2输出高电平信号。综合起来，当比较模块的差分输入信号幅度超过ΔV，即有第一信号输出端VO1或者第二信号输出端VO2输出高电平信号。通过调整第十四PMOS管MP6’相对第六 PMOS管MP6的宽的比值，以及MP10’相对MP10的宽的比值，可以方便的改变包络检测的门槛，即翻转阈值。

作为其中一种实施方式，如图3所示，所述比较模块包括电流源IS、第一PMOS管MP1、第二PMOS管MP2、第三PMOS管MP3、第四PMOS管MP4、第五PMOS管MP5、第六PMOS管MP6、第七PMOS管MP7、第八PMOS管MP8、第九PMOS管MP9、第十PMOS管MP10、第十一PMOS管MP11、第十二PMOS管MP12、第十三PMOS管MP13、第一NMOS管MN1、第二NMOS管MN2、第三NMOS管MN3、第四NMOS管MN4、第一电阻R1、第二电阻R2、第三电阻R3、第四电阻R4、第五电阻R5和第六电阻R6。电流I1、I2、I3、I4和I5分别为流经第一PMOS管MP1、第二PMOS管MP2、第三PMOS管MP3、第四PMOS管MP4和第五PMOS管MP5的电流。

所述第一PMOS管MP1、第二PMOS管MP2、第三PMOS管MP3、第四PMOS管MP4和第五PMOS管MP5的源极共同连接至电源端VDD，所述第一PMOS管MP1、第二PMOS管MP2、第三PMOS管MP3、第四PMOS管MP4和第五PMOS管MP5的栅极共同连接至电流源IS的一端和第一PMOS管MP1的漏极，所述电流源IS的另一端接地。所述第六PMOS管MP6的源极连接至第二PMOS管MP2的漏极，第六PMOS管MP6的栅极作为比较模块的第一信号输入端VIP，第六PMOS管MP6的漏极通过第一电阻R1接地。所述第七PMOS管MP7的源极通过第五电阻连接至第二PMOS管MP2的漏极，第七PMOS管MP7的栅极作为比较模块的第二信号输入端VIN，第七PMOS管MP7的漏极通过第二电阻R2接地。所述第八PMOS管MP8和第九PMOS管MP9的源极共同连接至第三PMOS管MP3的漏极，第八PMOS管MP8的栅极通过第二电阻R2接地，第九PMOS管MP9的栅极通过第一电阻R1接地，第八PMOS管MP8的漏极分别连接至第一NMOS管MN1的漏极以及第一NMOS管MN1和第二NMOS管MN2的栅极，第一NMOS管MN1和第二NMOS管MN2的源极接地，第九PMOS管MP9的漏极与第二NMOS管MN2的漏极连接并共同作为比较模块的第一信号输出端VO1。所述第十PMOS管MP10的源极连接至第四PMOS管MP4的漏极，第十PMOS管MP10的栅极作为比较模块的第二信号输入端VIN，第十PMOS管MP10的漏极通过第三电阻R3接地。所述第十一PMOS管MP11的源极通过第六电阻连接至第四PMOS管MP4的漏极，第十一PMOS管MP11的栅极作为比较模块的第一信号输入端VIP，第十一PMOS管MP11的漏极通过第四电阻R4接地。所述第十二PMOS管MP12和第十三PMOS管MP13的源极共同连接至第五PMOS管MP5的漏极，第十二PMOS管MP12的栅极通过第四电阻R4接地，第十三PMOS管MP13的栅极通过第三电阻R3接地，第十二PMOS管MP12的漏极分别连接至第三NMOS管MN3的漏极以及第三NMOS管MN3和第四NMOS管MN4的栅极，第三NMOS管MN3和第四NMOS管MN4的源极接地，第十三PMOS管MP13的漏极与第四NMOS管MN4的漏极连接并共同作为比较模块的第二信号输出端VO2。

优选的，所述第六PMOS管MP6、第七PMOS管MP7、第十PMOS管MP10和第十一PMOS管MP11的尺寸相同；所述第八PMOS管MP8、第九PMOS管MP9、第十二PMOS管MP12和第十三PMOS管MP13的尺寸相同；所述第二PMOS管MP2和第四PMOS管MP4的尺寸相同，第三PMOS管MP3和第五PMOS管MP5的尺寸相同；所述第一NMOS管MN1、第二NMOS管MN2、第三NMOS管MN3和第四NMOS管MN4的尺寸相同；所述第一电阻R1、第二电阻R2、第三电阻R3和第四电阻R4的阻值相同；所述第五电阻R5和第六电阻R6的阻值相同。所述尺寸相同是指各晶体管的沟道的宽度相同，以及各晶体管的沟道的长度相同。

具体的，所述比较模块的翻转阈值随第五电阻的阻值的变化而变化。从图2所示的电路结构可知，比较模块的翻转阈值为：

当比较模块的差分输入信号幅度超过ΔV，即有第一信号输出端VO1或者第二信号输出端VO2输出高电平信号，而通过调整流经第二PMOS管MP2的电流I₂和/或第五电阻R5的阻值R₅，就可以方便的改变包络检测翻转的门槛。由于第五电阻R5的阻值与第六电阻R6的阻值相同，阻值R₅变化时，阻值R₆也会相应变化，所以，调整第五电阻及第六电阻的阻值，都可以方便的改变包络检测的门槛，即翻转阈值。

作为其中一种实施方式，如图4所示，所述整形模块包括第一逻辑或门OR1、第二逻辑或门OR2、第七电阻R7、第一电容C1和缓冲器BUF1。所述第一逻辑或门OR1的两个输入端分别作为所述整形模块的第三信号输入端VI1和第四信号输入端VI2，第一逻辑或门OR1的输出端分别连接至第七电阻R7的一端和第二逻辑或门OR2的一个输入端；第七电阻R7的另一端连接至缓冲器BUF1的输入端，所述第七电阻R7的另一端还通过第一电容C1接地；所述缓冲器BUF1的输出端连接至第二逻辑或门OR2的另一个输入端；所述第二逻辑或门OR2的输出端作为所述整形模块的第三信号输出端VO。

由于差分信号翻转过程中，差分信号之间的电压差异逐渐减小，直到相等，而后又逐渐增大，在这个过程中，会出现第一比较信号和第二比较信号都为低的情况，第一比较信号和第二比较信号取或运算之后，仍然存在短时窄毛刺，因此，需要对其做滤波处理，滤除短时毛刺。

本实施例所述整形模块，第一比较信号和第二比较信号经过其或门的逻辑运算以及RC滤波之后，可以从第三信号输出端VO输出稳定的包络检测信号，保证了电路的稳定性和可靠性。

最后应当说明的是：以上实施例仅用以说明本发明的技术方案而非对其限制；尽管参照较佳实施例对本发明进行了详细的说明，所属领域的普通技术人员应当理解：依然可以对本发明的具体实施方式进行修改或者对部分技术特征进行等同替换；而不脱离本发明技术方案的精神，其均应涵盖在本发明请求保护的技术方案范围当中。

Claims

1.一种包络检测电路，其特征在于，包括：

比较模块，所述比较模块包括：用于输入第一接收信号的第一信号输入端，用于输入第二接收信号的第二信号输入端，用于输出第一比较信号的第一信号输出端，以及用于输出第二比较信号的第二信号输出端；

用于对所述第一比较信号和所述第二比较信号进行整形处理并输出包络检测信号的整形模块，所述整形模块与所述比较模块连接，所述整形模块包括：与所述第一信号输出端连接的第三信号输入端，与所述第二信号输出端连接的第四信号输入端，以及用于输出包络检测信号的第三信号输出端；

其中，所述比较模块包括电流源、第一PMOS管、第二PMOS管、第三PMOS管、第四PMOS管、第五PMOS管、第六PMOS管、第七PMOS管、第八PMOS管、第九PMOS管、第十PMOS管、第十一PMOS管、第十二PMOS管、第十三PMOS管、第十四PMOS管、第十五PMOS管、第一NMOS管、第二NMOS管、第三NMOS管、第四NMOS管、第一电阻、第二电阻、第三电阻和第四电阻；

所述第一PMOS管、第二PMOS管、第三PMOS管、第四PMOS管和第五PMOS管的源极共同连接至电源端，所述第一PMOS管、第二PMOS管、第三PMOS管、第四PMOS管和第五PMOS管的栅极共同连接至电流源的一端和第一PMOS管的漏极，所述电流源的另一端接地；

所述第六PMOS管、第十四PMOS管和第七PMOS管的源极共同连接至第二PMOS管的漏极，第六PMOS管和第十四PMOS管的栅极共同作为比较模块的第一信号输入端，第六PMOS管和第十四PMOS管的漏极共同通过第一电阻接地，第七PMOS管的栅极作为比较模块的第二信号输入端，第七PMOS管的漏极通过第二电阻接地；

所述第八PMOS管和第九PMOS管的源极共同连接至第三PMOS管的漏极，第八PMOS管的栅极通过第二电阻接地，第八PMOS管的漏极分别连接至第一NMOS管的漏极以及第一NMOS管和第二NMOS管的栅极，第一NMOS管和第二NMOS管的源极接地，第九PMOS管的栅极通过第一电阻接地，第九PMOS管的漏极与第二NMOS管的漏极连接并共同作为比较模块的第一信号输出端；

所述第十PMOS管、第十五PMOS管和第十一PMOS管的源极共同连接至第四PMOS管的漏极，第十PMOS管和第十五PMOS管的栅极共同作为比较模块的第二信号输入端，第十PMOS管和第十五PMOS管的漏极共同通过第三电阻接地，第十一PMOS管的栅极作为比较模块的第一信号输入端，第十一PMOS管的漏极通过第四电阻接地；

所述第十二PMOS管和第十三PMOS管的源极共同连接至第五PMOS管的漏极，第十二PMOS管的栅极通过第四电阻接地，第十二PMOS管的漏极分别连接至第三NMOS管的漏极以及第三NMOS管和第四NMOS管的栅极，第三NMOS管和第四NMOS管的源极接地，第十三PMOS管的栅极通过第三电阻接地，第十三PMOS管的漏极与第四NMOS管的漏极连接并共同作为比较模块的第二信号输出端；

或者，所述比较模块包括电流源、第一PMOS管、第二PMOS管、第三PMOS管、第四PMOS管、第五PMOS管、第六PMOS管、第七PMOS管、第八PMOS管、第九PMOS管、第十PMOS管、第十一PMOS管、第十二PMOS管、第十三PMOS管、第一NMOS管、第二NMOS管、第三NMOS管、第四NMOS管、第一电阻、第二电阻、第三电阻、第四电阻、第五电阻和第六电阻；

所述第六PMOS管的源极连接至第二PMOS管的漏极，第六PMOS管的栅极作为比较模块的第一信号输入端，第六PMOS管的漏极通过第一电阻接地；

所述第七PMOS管的源极通过第五电阻连接至第二PMOS管的漏极，第七PMOS管的栅极作为比较模块的第二信号输入端，第七PMOS管的漏极通过第二电阻接地；

所述第八PMOS管和第九PMOS管的源极共同连接至第三PMOS管的漏极，第八PMOS管的栅极通过第二电阻接地，第九PMOS管的栅极通过第一电阻接地，第八PMOS管的漏极分别连接至第一NMOS管的漏极以及第一NMOS管和第二NMOS管的栅极，第一NMOS管和第二NMOS管的源极接地，第九PMOS管的漏极与第二NMOS管的漏极连接并共同作为比较模块的第一信号输出端；

所述第十PMOS管的源极连接至第四PMOS管的漏极，第十PMOS管的栅极作为比较模块的第二信号输入端，第十PMOS管的漏极通过第三电阻接地；

所述第十一PMOS管的源极通过第六电阻连接至第四PMOS管的漏极，第十一PMOS管的栅极作为比较模块的第一信号输入端，第十一PMOS管的漏极通过第四电阻接地；

所述第十二PMOS管和第十三PMOS管的源极共同连接至第五PMOS管的漏极，第十二PMOS管的栅极通过第四电阻接地，第十三PMOS管的栅极通过第三电阻接地，第十二PMOS管的漏极分别连接至第三NMOS管的漏极以及第三NMOS管和第四NMOS管的栅极，第三NMOS管和第四NMOS管的源极接地，第十三PMOS管的漏极与第四NMOS管的漏极连接并共同作为比较模块的第二信号输出端。

2.根据权利要求1所述的包络检测电路，其特征在于：

当所述比较模块包括电流源、第一PMOS管、第二PMOS管、第三PMOS管、第四PMOS管、第五PMOS管、第六PMOS管、第七PMOS管、第八PMOS管、第九PMOS管、第十PMOS管、第十一PMOS管、第十二PMOS管、第十三PMOS管、第十四PMOS管、第十五PMOS管、第一NMOS管、第二NMOS管、第三NMOS管、第四NMOS管、第一电阻、第二电阻、第三电阻和第四电阻；

所述第六PMOS管、第七PMOS管、第十PMOS管和第十一PMOS管的尺寸相同；

所述第八PMOS管、第九PMOS管、第十二PMOS管和第十三PMOS管的尺寸相同；

所述第二PMOS管和第四PMOS管的尺寸相同，第三PMOS管和第五PMOS管的尺寸相同；

所述第十四PMOS管和第十五PMOS管的尺寸相同，且所述第十四PMOS管或第十五PMOS管的沟道长度与第六PMOS管的沟道长度相同；

所述第一NMOS管、第二NMOS管、第三NMOS管和第四NMOS管的尺寸相同；

所述第一电阻、第二电阻、第三电阻和第四电阻的阻值相同；

所述尺寸相同是指各晶体管的沟道的宽度相同，以及各晶体管的沟道的长度相同。

3.根据权利要求2所述的包络检测电路，其特征在于：

所述比较模块的翻转阈值随预设尺寸比值的变化而变化，所述预设尺寸比值是第十四PMOS管的沟道宽度与第六PMOS管的沟道宽度的比值，或者是第十五PMOS管的沟道宽度与第十PMOS管的沟道宽度的比值。

4.根据权利要求1所述的包络检测电路，其特征在于：

当所述比较模块包括电流源、第一PMOS管、第二PMOS管、第三PMOS管、第四PMOS管、第五PMOS管、第六PMOS管、第七PMOS管、第八PMOS管、第九PMOS管、第十PMOS管、第十一PMOS管、第十二PMOS管、第十三PMOS管、第一NMOS管、第二NMOS管、第三NMOS管、第四NMOS管、第一电阻、第二电阻、第三电阻、第四电阻、第五电阻和第六电阻；

所述第五电阻和第六电阻的阻值相同；

5.根据权利要求4所述的包络检测电路，其特征在于：

所述比较模块的翻转阈值随第五电阻及第六电阻的阻值的变化而变化。

6.根据权利要求1至5中任一项所述的包络检测电路，其特征在于：

所述整形模块包括第一逻辑或门、第二逻辑或门、第七电阻、第一电容和缓冲器；

所述第一逻辑或门的两个输入端分别作为所述整形模块的第三信号输入端和第四信号输入端，第一逻辑或门的输出端分别连接至第七电阻的一端和第二逻辑或门的一个输入端；

第七电阻的另一端连接至缓冲器的输入端，所述第七电阻的另一端还通过第一电容接地；

所述缓冲器的输出端连接至第二逻辑或门的另一个输入端；

所述第二逻辑或门的输出端作为所述整形模块的第三信号输出端。