KR20100066236A - 듀티 사이클 및 위상 에러 보정 회로장치와 그 방법 - Google Patents

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Abstract

본 발명은 듀티 사이클 및 위상 에러 보정 회로장치와 그 방법에 관한 것으로, 서로 다른 위상을 갖는 두 입력 클록신호의 듀티 사이클 및 위상 에러를 보정함과 아울러 4-위상 차동 클록신호를 발생하기 위한 제1 및 제2 듀티 사이클 보정(Duty Cycle Correction, DCC) 루프와, 상기 제1 및 제2 듀티 사이클 보정 루프와 두 입력 클록신호의 위상 보정을 제어하기 위한 공유 제어모듈이 온-칩 형태로 구성됨으로써, 저전력/저면적 구조가 가능하며, 다중 클록신호와 저전력 소모를 요구하는 고속 입/출력 인터페이스에서 적합하게 사용될 수 있는 효과가 있다.
Figure P1020080124935
듀티 사이클, 위상 에러, 클록신호, 공유 제어모듈, 클록 에지 결합기, 듀티 사이클 검출기, 디지털 카운터

Description

듀티 사이클 및 위상 에러 보정 회로장치와 그 방법{DUTY-CYCLE AND PHASE ERROR CORRECTION CIRCUIT DEVICE AND METHOD FOR THEREOF}
본 발명은 듀티 사이클 및 위상 에러 보정 회로장치와 그 방법에 관한 것으로, 보다 상세하게는 마이크로프로세서-메모리, 허브, 라우터와 같은 고속 입/출력 인터페이스에서 요구되는 다중 클록신호의 듀티 사이클 및 위상 에러 보상을 위한 디지털 회로장치로서, 이는 하나의 공유 제어모듈을 이용하여 통합의 듀티 사이클 및 위상 에러 제어가 가능하고, 4-위상 클록신호의 생성 기능을 가지는 저전력/저면적 구조의 듀티 사이클 및 위상 에러 보정 회로장치와 그 방법에 관한 것이다.
오늘날, 데이터 속도와 전력 효율을 높이기 위하여 마이크로프로세서-메모리, 광 전송 링크 그리고 라우터와 같은 칩(Chip) 간의 입/출력 인터페이스들은 주로 위상동기루프(Phase Locked Loop, PLL)나 지연동기루프(Delay Locked Loop, DLL)를 채택한다.
이러한 위상동기루프(PLL)나 지연동기루프(DLL)는 다중 클록신호를 발생시키 기 위하여 사용되며, 이 다중 클록신호들은 고속 직렬 데이터를 생성하기 위해 사용된다. 이러한 고속 시스템에서의 다중 클록신호는 듀티 사이클과 클록신호간의 정확한 위상차를 유지해야 한다.
그러나, 온-칩(On-Chip) 상에서, 공급전원 잡음, 누화 및 부하의 불일치와 같은 원하지 않는 요소들에 의하여 클록신호의 듀티 사이클과 다중 클록신호 사이의 위상 에러가 발생하게 된다.
따라서, 고속 인터페이스에서 듀티 사이클 및 위상 보정 회로가 필수적으로 요구된다. 일반적으로, 일부 듀티 사이클 보정 방법들이 널리 보고되고 있지만, 듀티 사이클과 위상 에러에 대한 보정 방법이 하나의 구조에 통합적으로 처리되는 방법이 거의 보고되지 않고 있다.
일반적인 듀티 사이클 보정회로는 다중 클록신호에 대하여 각 입력에 대한 보정 회로가 필요하며, 또한 위상 에러 보정을 위한 추가적인 회로가 요구된다. 이것은 전체 면적과 전력소모를 증가시키는 원인이 되며, 이는 최소한의 전력 소모를 요구하는 고속 입/출력 인터페이스에서 적합하게 사용될 수 없다.
본 발명은 전술한 문제점을 해결하기 위하여 안출된 것으로서, 본 발명의 목적은 하나의 제어모듈을 공유함으로써 별개의 추가적인 회로 없이 듀티 사이클 에러와 위상 에러를 검출 및 보상할 수 있을 뿐만 아니라, 차동 클록 발생기를 이용하여 4-위상을 갖는 클록신호를 생성함으로써 고속 입/출력 인터페이스에서 요구되는 다중 클록신호와 저전력/저면적 구조의 듀티 사이클 및 위상 에러 보정 회로장치와 그 방법을 제공하는데 있다.
전술한 목적을 달성하기 위하여 본 발명의 제1 측면은, 서로 다른 위상을 갖는 두 입력 클록신호의 듀티 사이클 및 위상 에러를 보정함과 아울러 4-위상 차동 클록신호를 발생하기 위한 제1 및 제2 듀티 사이클 보정(Duty Cycle Correction, DCC) 루프; 및 상기 제1 및 제2 듀티 사이클 보정 루프와 두 입력 클록신호의 위상 보정을 제어하기 위한 공유 제어모듈이 온-칩 형태로 구성되는 듀티 사이클 및 위상 에러 보정 회로장치를 제공하는 것이다.
여기서, 상기 제1 및 제2 듀티 사이클 보정 루프는, 상기 각 입력 클록신호의 펄스 폭을 제어하기 위하여 이중 지연회로를 갖는 듀티 사이클 조정 회로부; 및 상기 듀티 사이클 조정 회로부에서의 하나의 출력신호를 차동신호로 생성하기 위한 차동 클록 발생기를 포함하여 이루어짐이 바람직하다.
바람직하게, 상기 차동 클록 발생기는, 단일/차동 변환기(Single-to-Differential Converter, SDC)에서 출력된 차동 클록신호의 듀티 사이클과 위상 지연을 보상하기 위하여 레벨 쉬프터(level shifter)와 스큐(skew) 보상 클록 버퍼를 직렬로 연결 구성하여 동작되도록 할 수 있다.
바람직하게, 상기 공유 제어모듈은, 상기 제1 및 제2 듀티 사이클 보정 루프의 차동 클록 발생기에 의한 4-위상 클록신호를 듀티 사이클 정보와 위상 정보를 갖는 차동 클록신호로 변환하기 위한 클록 에지 결합기; 상기 클록 에지 결합기에서의 차동 클록신호를 통하여 듀티 사이클 및 위상 에러를 검출하기 위한 듀티 사이클 검출기; 및 상기 듀티 사이클 검출기의 디지털 출력 정보를 저장하고, 상기 제1 및 제2 듀티 사이클 보정 루프의 듀티 사이클 조정 회로부의 이중 지연회로를 제어하기 위한 디지털 카운터를 포함하여 이루어질 수 있다.
바람직하게, 상기 클록 에지 결합기는, 상기 디지털 카운터의 제어신호에 따라 입력 차동 클록신호의 듀티 사이클 및 위상 에러를 가지는 차동 출력 클록신호를 발생시키고, 상기 듀티 사이클 검출기에 전달할 수 있다.
바람직하게, 상기 듀티 사이클 검출기는, 디지털적으로 동작하는 전류 적분기 기능을 가지는 구조로서, 상기 입력 차동 클록신호의 펄스 폭의 차이에 따라 디지털 출력 값인 UP 또는 DN 신호를 상기 디지털 카운터에 전달할 수 있다.
바람직하게, 상기 디지털 카운터는, 상기 듀티 사이클 검출기로부터 출력된 UP 또는 DN 신호에 따라 출력 비트 수가 디지털 값으로 증가 또는 감소되고, 상기 제1 및 제2 듀티 사이클 보정 루프의 이중 지연회로를 제어할 수 있다.
본 발명의 제2 측면은, 서로 다른 위상을 갖는 두 입력 클록신호의 듀티 사이클 및 위상 에러를 보정함과 아울러 서로 다른 위상을 갖는 차동 클록신호를 발생하기 위한 제1 및 제2 듀티 사이클 보정(DCC) 루프; 및 상기 제1 및 제2 듀티 사이클 보정 루프와 두 입력 클록신호의 위상 보정을 제어하기 위한 공유 제어모듈을 포함하되, 상기 공유 제어모듈은, 상기 제1 및 제2 듀티 사이클 보정 루프의 차동 클록 발생기에 의한 서로 다른 위상 클록신호를 듀티 사이클 정보와 위상 정보를 갖는 차동 클록신호로 변환하기 위한 클록 에지 결합기; 상기 클록 에지 결합기에서의 차동 클록신호를 통하여 듀티 사이클 및 위상 에러를 검출하기 위한 듀티 사이클 검출기; 및 상기 듀티 사이클 검출기의 디지털 출력 정보를 저장하고, 상기 제1 및 제2 듀티 사이클 보정 루프의 듀티 사이클 조정 회로부의 이중 지연회로를 제어하기 위한 디지털 카운터를 포함하여 이루어진 것을 특징으로 하는 듀티 사이클 및 위상 에러 보정 회로장치를 제공하는 것이다.
여기서, 상기 제1 및 제2 듀티 사이클 보정 루프는, 상기 각 입력 클록신호의 펄스 폭을 제어하기 위하여 이중 지연회로를 갖는 듀티 사이클 조정 회로부; 및 상기 듀티 사이클 조정 회로부에서의 하나의 출력신호를 차동신호로 생성하기 위한 차동 클록 발생기를 포함하여 이루어짐이 바람직하다.
본 발명의 제3 측면은, 서로 다른 위상을 갖는 두 입력 클록신호를 제공받아 듀티 사이클 및 위상 에러를 보정한 후, 서로 다른 위상을 갖는 차동 클록신호를 발생하는 단계; 상기 발생된 서로 다른 위상을 갖는 차동 클록신호를 듀티 사이클 정보와 위상 정보를 갖는 차동 클록신호로 변환하는 단계; 상기 변환된 차동 클록신호를 통하여 듀티 사이클 및 위상 에러를 검출하는 단계; 및 상기 검출된 듀티 사이클 및 위상 에러를 바탕으로 상기 두 입력 클록신호의 위상 보정을 제어하는 단계를 포함하는 듀티 사이클 및 위상 에러 보정 회로방법을 제공하는 것이다.
이상에서 설명한 바와 같은 본 발명의 듀티 사이클 및 위상 에러 보정 회로장치와 그 방법에 따르면, 하나의 공유 제어모듈을 이용하여 듀티 사이클 및 위상의 에러 검출 및 보정이 가능하고, 차동 클록 발생기에 의해 4-위상 클록신호의 생성이 가능한 구조로서 저전력/저면적 구조가 가능하며, 특히 저전력 소모를 요구하는 고속 입/출력 인터페이스에서 적합하게 사용될 수 있는 이점이 있다.
이하, 첨부 도면을 참조하여 본 발명의 실시예를 상세하게 설명한다. 그러나, 다음에 예시하는 본 발명의 실시예는 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 다음에 상술하는 실시예에 한정되는 것은 아니다. 본 발명의 실시예는 당업계에서 통상의 지식을 가진 자에게 본 발명을 보다 완전하게 설명하기 위하여 제공되어지는 것이다.
도 1은 본 발명의 일 실시예에 따른 듀티 사이클 및 위상 에러 보정 회로장치를 설명하기 위한 전체적인 블록 구성도로서, 본 발명의 4-위상 클록신호의 발생 기능을 가지는 통합 듀티 사이클 및 위상 보정 디지털 회로장치의 전체적인 구성과 동작 방법을 보여주는 도면이다.
도 1을 참조하면, 본 발명의 일 실시예에 따른 듀티 사이클 및 위상 에러 보정 회로장치는, 서로 다른 위상(0°및 90°)을 가지는 두 입력 클록신호(CLK 및 π/2 CLK)의 듀티 사이클 에러와 위상 에러를 보정하기 위하여 크게, 듀티 사이클 보정을 위한 제1 및 제2 듀티 사이클 보정(Duty Cycle Correction, DCC) 루프(100a 및 100b)와, 제1 및 제2 듀티 사이클 보정 루프(100a 및 100b)를 제어하기 위한 하나의 공유 제어모듈(200)이 온-칩(On-Chip) 형태로 구성되어 있다.
여기서, 제1 및 제2 듀티 사이클 보정 루프(100a 및 100b)는 입력 클록의 듀티 사이클 에러를 보정하기 위하여, 크게 서로 다른 위상(0°및 90°)을 가지는 두 입력 클록신호(CLK 및 π/2 CLK)의 펄스 폭을 제어하기 위하여 이중 지연회로를 갖는 제1 및 제2 듀티 사이클 조정 회로부(110a 및 110b)와, 제1 및 제2 듀티 사이클 조정 회로부(110a 및 110b)에서의 하나의 출력신호를 차동신호로 생성하기 위한 제1 및 제2 차동 클록 발생기(120a 및 120b)를 포함하여 이루어진다.
이러한 제1 및 제2 듀티 사이클 조정 회로부(110a 및 110b)는 각각 제1 및 제2 이중 지연회로(111a 및 112a)(111b 및 112b)와, 제1 및 제2 클록 발생기(113a 및 113b)로 구성되어 있다.
즉, 제1 및 제2 듀티 사이클 조정 회로부(110a 및 110b)는 입력 듀티 사이클 보정 범위에 따라 지연회로의 지연시간 범위를 확장 및 축소가 가능하도록 구성하기 위해 이중 지연회로(111a 및 112a)(111b 및 112b)로 구성되어 있으며, 제1 및 제2 차동 클록 발생기(120a 및 120b)에 전달된다.
또한, 제1 및 제2 클록 발생기(113a 및 113b)는 각각 상승 에지(edge) 발생기와 하강 에지(edge) 발생기(113a-1 및 113a-2)(113b-1 및 113b-2)로 이루어지며, 그 기능은 입력 클록신호의 펄스 폭을 조절하면서 클록신호를 발생시키는 역할을 한다.
그리고, 제1 및 제2 차동 클록 발생기(120a 및 120b)는 단일/차동 변환기(Single-to-Differential Converter, SDC)에서의 차동 출력 클록신호의 듀티 사이클과 위상 지연을 보상하기 위하여 레벨 쉬프터(level shifter)와 스큐(skew) 보상 클록 버퍼를 직렬로 연결 구성하여 동작되도록 할 수 있다.
이러한 제1 및 제2 차동 클록 발생기(120a 및 120b)는 하나의 입력 클록신호를 차동 출력신호로 변환하기 위해 사용되고 차동 클록신호는 후술하는 공유 제어모듈(200)의 클록 에지 결합기(210)에 전달된다.
추가적으로, 제1 및 제2 클록 발생기(113a 및 113b)와 제1 및 제2 차동 클록 발생기(120a 및 120b) 각각의 사이에 위치한 제1 및 제2 클록 구동부(Clock Driver)(120a 및 120b)는 출력에 큰 커패시터 부하를 구동하기 위해 사용될 수 있으며, 궤환루프 내에 존재함으로 클록 구동회로에서 발생되는 펄스 폭의 왜곡은 보정된다.
더욱이, 두 입력 클록신호(CLK 및 π/2 CLK)와 제1 및 제2 듀티 사이클 조정 회로부(110a 및 110b) 각각의 사이에 모사 지연회로(105a 및 105b)가 더 구비될 수 있으며, 제1 듀티 사이클 보정 루프(100a)에서 첫 번째 모사 지연회로(105a)의 모사 지연시간(Dummy Delay)은 초기 동작 시 90°의 위상을 가지는 클록신호(π/2 CLK)의 지연시간과 같게 하기 위해 사용되고 제1 듀티 사이클 조정 회로부(110a)의 입력에 전달된다.
그리고, 공유 제어모듈(200)은 클록 에지 결합기(210), 듀티 사이클 검출기(220) 및 디지털 카운터(230)로 구성되어 있다.
클록 에지 결합기(210)는 제1 및 제2 듀티 사이클 보정 루프(100a 및 100b)의 제1 및 제2 차동 클록 발생기(130a 및 130b)에 의한 4-위상 클록신호(PH0 및 /PH0)(PH1 및 /PH1)를 듀티 사이클 정보와 위상 정보를 갖는 차동 클록신호(MCLK 및 /MCLK)로 변환하는 기능을 수행한다.
즉, 클록 에지 결합기(210)는 디지털 카운터(230)의 제어신호에 따라 입력 차동 클록신호(PH0 및 /PH0)(PH1 및 /PH1)의 듀티 사이클 및 위상 에러를 가지는 차동 출력 클록신호(MCLK 및 /MCLK)를 발생시키고, 듀티 사이클 검출기(220)에 전달한다.
듀티 사이클 검출기(220)는 클록 에지 결합기(210)에서의 차동 클록신호(MCLK 및 /MCLK)를 통하여 듀티 사이클 및 위상 에러를 검출하는 기능을 수행한다.
즉, 듀티 사이클 검출기(220)는 입력 차동 클록신호(MCLK 및 /MCLK)의 펄스 폭의 차이에 따라 디지털 출력 값인 UP 또는 DN 신호를 디지털 카운터(230)에 전달 한다.
이러한 듀티 사이클 검출기(220)는 디지털적으로 동작하는 전류 적분기 기능을 가지는 새로운 구조로서, 기존 아날로그 전류 적분기에서 요구되는 기전 전압이 필요하지 않으며 공정, 동작전압, 온도의 변화에 둔감한 특성을 가지는 것을 특징으로 한다.
디지털 카운터(230)는 듀티 사이클 검출기(220)의 디지털 출력 정보를 저장하고, 제1 및 제2 듀티 사이클 보정 루프(100a 및 100b)의 제1 및 제2 듀티 사이클 조정 회로부(110a 및 110b)의 제1 및 제2 이중 지연회로(111a 및 112a)(111b 및 112b)를 제어하는 기능을 수행한다.
즉, 디지털 카운터(230)는 듀티 사이클 검출기(220)로부터 출력된 UP 또는 DN 신호에 따라 출력 비트 수가 디지털 값으로 증가 또는 감소되고, 제1 및 제2 듀티 사이클 조정 회로부(110a 및 110b)의 제1 및 제2 이중 지연회로(111a 및 112a)(111b 및 112b)를 제어할 수 있다.
도 2는 도 1의 듀티 사이클 및 위상 보정에 대한 동작 방법을 상세히 설명하기 위한 타이밍 도를 나타낸 도면이다.
도 1 및 도 2를 참조하면, 도 2의 (a)에서 입력 클록신호(CLK)는 모사 지연회로(105a)에 의해 지연된 클록신호(DCLK)를 발생시키고, 그 다음 제1 듀티 사이클 조정 회로부(110a)의 이중 지연회로(111a 및 112a)에 의하여 입력 클록신호의 상승(Rising)과 하강(Falling) 에지(edge)가 제어되는 클록신호(A 및 B)를 발생시킨 다.
이것은 제1 듀티 사이클 조정 회로부(110a)의 최종 출력 단에서 클록신호(C)는 클록신호(A 및 B)에 의하여 듀티 사이클이 조정될 수 있다. 90°의 위상을 갖는 입력 클록신호(π/2 CLK)도 위와 같은 방법으로 듀티 사이클이 조정된다.
도 2의 (b)는 위상 에러를 보정하기 위한 방법으로서 두 입력 클록신호(CLK 및 π/2 CLK)의 듀티 사이클 에러가 보정된 후 수행된다. 두 클록신호(PH0 및 PH1)는 클록 에지 결합기(210)에서 두 입력 클록신호(CLK 및 π/2 CLK)의 상승(Rising) 에지(edge)에 따라 새로운 차동 클록신호(MCLK 및 /MCLK)를 발생시키며 위상 에러 정보를 가진다.
이 출력 클록신호(MCLK 및 /MCLK)는 듀티 사이클 검출기(220)와 디지털 카운터(230)에 의하여 제2 듀티 사이클 보정 루프(100b)의 첫 번째 모사 지연회로(105b)를 제어함으로써 위상 에러를 보정할 수 있다.
이는 하나의 디지털 공유 제어모듈(200)을 이용하여 순차적으로 듀티 사이클 에러와 위상 에러를 보정함으로써 불필요한 제어 블록의 추가 없이 전력 소모와 면적을 줄일 수 있는 구조를 제공한다.
도 3은 도 1의 차동 클록 발생기를 설명하기 위한 구체적인 회로 구성도로서, 도 3의 (a)는 단일/차동 변환기(Single-to-Differential Converter, SDC)의 회로를 나타낸 것이며, 도 3의 (b)는 레벨 쉬프터(level shifter) 회로와 스큐(skew) 보상 회로를 나타낸 것이다.
일반적으로, 차동 클록신호는 단일/차동 변환기(SDC) 회로를 주로 사용하나 단일/차동 변환기(SDC)의 출력 클록신호의 슬로프(slop)에 의해 야기되는 컨텐션(contention) 문제로 전달 지연이나 듀티 사이클의 왜곡이 발생한다.
따라서, 이를 해결하기 위해 레벨 쉬프터(level shifter) 회로를 단일/차동 변환기(SDC)에 직렬로 연결하고, 최종 출력 단에서의 차동 클록신호에 대하여 위상 지연을 보상하기 위해 스큐(skew) 보상 회로가 추가하여 사용한다. 이것은 고속 차동 클록신호 발생에 적합한 구조로 사용될 수 있다.
도 4는 도 1의 클록 에지 결합기에 대한 구체적인 회로도와 동작방법을 보여주는 도면으로서, 공유 제어모듈(200)에서 입력 클록신호의 듀티 사이클 에러 또는 위상 에러를 갖는 차동 클록신호를 발생시키는 클록 에지 결합기(210)로서 상세한 회로도와 타이밍 도를 나타낸 도면이다.
도 4를 참조하면, 도 4의 (a)에서 DCC_ctrl 신호는 4-위상 입력 클록신호를 선택하기 위한 제어 신호로서 사용된다.
도 4의 (b)는 위상 에러를 갖는 출력 클록신호를 생성하는 방법으로서 각 입력 클록신호의 상승(Rising) 에지(edge)에 대하여 출력 클록신호가 하이(High) 또는 로우(Low)로 바뀌기 때문에 출력 신호는 위상 에러만큼의 듀티 사이클 에러를 가지는 구조이다. 이 회로는 고속 동작을 제공하기 위해 차동 모사(pseudo) NMOS 쌍(pair)으로 구성되어 있다.
도 5는 도 1의 듀티 사이클 검출기에 대한 구체적인 회로도와 동작방법을 보여주는 도면으로서, 공유 제어모듈(200)에서 듀티 사이클 에러를 검출하기 위한 듀티 사이클 검출기(220)의 세부적인 회로도와 타이밍 도를 나타낸 도면이다.
도 5를 참조하면, 도 5의 (a)에서 두 입력 클록신호(MCLK 및 /MCLK)의 펄스 폭 차이에 따라서 출력 신호인 증가(INC) 또는 감소(DEC) 신호가 디지털 값으로 생성되며 래치(Latch)회로에 의하여 데이터를 유지하는 기능을 갖는다.
도 5의 (b)는 듀티 사이클 검출기(220)의 세부적인 동작 타이밍으로서 제어 신호(EN)에 의하여 평가(evaluation) 기간에 두 입력 클록신호(MCLK 및 /MCLK)의 펄스 폭을 연속적으로 비교하고 프리차아지(precharge) 기간에 두 출력 값을 초기화 상태로 변화시킴으로써 출력 신호(UP 및 DN)를 디지털 카운터(230)에 전달한다.
이 회로는 디지털적으로 동작하는 전류 적분기 기능을 가지는 새로운 구조로서, 기존 아날로그 전류 적분기에서 요구되는 기준 전압이 필요하지 않으며 공정, 동작전압, 온도의 변화에 둔감한 특성을 가지는 듀티 사이클 검출 회로를 제공한다.
전술한 본 발명에 따른 듀티 사이클 및 위상 에러 보정 회로장치와 그 방법에 대한 바람직한 실시예에 대하여 설명하였지만, 본 발명은 이에 한정되는 것이 아니고 특허청구범위와 발명의 상세한 설명 및 첨부한 도면의 범위 안에서 여러 가지로 변형하여 실시하는 것이 가능하고 이 또한 본 발명에 속한다.
도 1은 본 발명의 일 실시예에 따른 듀티 사이클 및 위상 에러 보정 회로장치를 설명하기 위한 전체적인 블록 구성도이다.
도 2는 도 1의 듀티 사이클 및 위상 보정에 대한 동작 방법을 상세히 설명하기 위한 타이밍 도를 나타낸 도면이다.
도 3은 도 1의 차동 클록 발생기를 설명하기 위한 구체적인 회로 구성도이다.
도 4는 도 1의 클록 에지 결합기에 대한 구체적인 회로도와 동작방법을 보여주는 도면이다.
도 5는 도 1의 듀티 사이클 검출기에 대한 구체적인 회로도와 동작방법을 보여주는 도면이다.

Claims (10)

  1. 서로 다른 위상을 갖는 두 입력 클록신호의 듀티 사이클 및 위상 에러를 보정함과 아울러 4-위상 차동 클록신호를 발생하기 위한 제1 및 제2 듀티 사이클 보정(Duty Cycle Correction, DCC) 루프; 및
    상기 제1 및 제2 듀티 사이클 보정 루프와 두 입력 클록신호의 위상 보정을 제어하기 위한 공유 제어모듈이 온-칩 형태로 구성되는 듀티 사이클 및 위상 에러 보정 회로장치.
  2. 제1 항에 있어서,
    상기 제1 및 제2 듀티 사이클 보정 루프는,
    상기 각 입력 클록신호의 펄스 폭을 제어하기 위하여 이중 지연회로를 갖는 듀티 사이클 조정 회로부; 및
    상기 듀티 사이클 조정 회로부에서의 하나의 출력신호를 차동신호로 생성하기 위한 차동 클록 발생기를 포함하여 이루어진 것을 특징으로 하는 듀티 사이클 및 위상 에러 보정 회로장치.
  3. 제2 항에 있어서,
    상기 차동 클록 발생기는,
    단일/차동 변환기(Single-to-Differential Converter, SDC)에서의 차동 출력 클록신호의 듀티 사이클과 위상 지연을 보상하기 위하여 레벨 쉬프터(level shifter)와 스큐(skew) 보상 클록 버퍼를 직렬로 연결 구성하여 동작되도록 하는 것을 특징으로 하는 듀티 사이클 및 위상 에러 보정 회로장치.
  4. 제1 항 또는 제2 항에 있어서,
    상기 공유 제어모듈은,
    상기 제1 및 제2 듀티 사이클 보정 루프의 차동 클록 발생기에 의한 4-위상 클록신호를 듀티 사이클 정보와 위상 정보를 갖는 차동 클록신호로 변환하기 위한 클록 에지 결합기;
    상기 클록 에지 결합기에서의 차동 클록신호를 통하여 듀티 사이클 및 위상 에러를 검출하기 위한 듀티 사이클 검출기; 및
    상기 듀티 사이클 검출기의 디지털 출력 정보를 저장하고, 상기 제1 및 제2 듀티 사이클 보정 루프의 듀티 사이클 조정 회로부의 이중 지연회로를 제어하기 위한 디지털 카운터를 포함하여 이루어진 것을 특징으로 하는 듀티 사이클 및 위상 에러 보정 회로장치.
  5. 제4 항에 있어서,
    상기 클록 에지 결합기는,
    상기 디지털 카운터의 제어신호에 따라 입력 차동 클록신호의 듀티 사이클 및 위상 에러를 가지는 차동 출력 클록신호를 발생시키고, 상기 듀티 사이클 검출기에 전달하는 것을 특징으로 하는 듀티 사이클 및 위상 에러 보정 회로장치.
  6. 제4 항에 있어서,
    상기 듀티 사이클 검출기는,
    디지털적으로 동작하는 전류 적분기 기능을 가지는 구조로서, 상기 입력 차동 클록신호의 펄스 폭의 차이에 따라 디지털 출력 값인 UP 또는 DN 신호를 상기 디지털 카운터에 전달하는 것을 특징으로 하는 듀티 사이클 및 위상 에러 보정 회로장치.
  7. 제6 항에 있어서,
    상기 디지털 카운터는,
    상기 듀티 사이클 검출기로부터 출력된 UP 또는 DN 신호에 따라 출력 비트 수가 디지털 값으로 증가 또는 감소되고, 상기 제1 및 제2 듀티 사이클 보정 루프의 이중 지연회로를 제어하는 것을 특징으로 하는 듀티 사이클 및 위상 에러 보정 회로장치.
  8. 서로 다른 위상을 갖는 두 입력 클록신호의 듀티 사이클 및 위상 에러를 보정함과 아울러 서로 다른 위상을 갖는 차동 클록신호를 발생하기 위한 제1 및 제2 듀티 사이클 보정(DCC) 루프; 및
    상기 제1 및 제2 듀티 사이클 보정 루프와 두 입력 클록신호의 위상 보정을 제어하기 위한 공유 제어모듈을 포함하되,
    상기 공유 제어모듈은,
    상기 제1 및 제2 듀티 사이클 보정 루프의 차동 클록 발생기에 의한 서로 다른 위상 클록신호를 듀티 사이클 정보와 위상 정보를 갖는 차동 클록신호로 변환하기 위한 클록 에지 결합기;
    상기 클록 에지 결합기에서의 차동 클록신호를 통하여 듀티 사이클 및 위상 에러를 검출하기 위한 듀티 사이클 검출기; 및
    상기 듀티 사이클 검출기의 디지털 출력 정보를 저장하고, 상기 제1 및 제2 듀티 사이클 보정 루프의 듀티 사이클 조정 회로부의 이중 지연회로를 제어하기 위한 디지털 카운터를 포함하여 이루어진 것을 특징으로 하는 듀티 사이클 및 위상 에러 보정 회로장치.
  9. 제8 항에 있어서,
    상기 제1 및 제2 듀티 사이클 보정 루프는,
    상기 각 입력 클록신호의 펄스 폭을 제어하기 위하여 이중 지연회로를 갖는 듀티 사이클 조정 회로부; 및
    상기 듀티 사이클 조정 회로부에서의 하나의 출력신호를 차동신호로 생성하기 위한 차동 클록 발생기를 포함하여 이루어진 것을 특징으로 하는 듀티 사이클 및 위상 에러 보정 회로장치.
  10. 서로 다른 위상을 갖는 두 입력 클록신호를 제공받아 듀티 사이클 및 위상 에러를 보정한 후, 서로 다른 위상을 갖는 차동 클록신호를 발생하는 단계;
    상기 발생된 서로 다른 위상을 갖는 차동 클록신호를 듀티 사이클 정보와 위상 정보를 갖는 차동 클록신호로 변환하는 단계;
    상기 변환된 차동 클록신호를 통하여 듀티 사이클 및 위상 에러를 검출하는 단계; 및
    상기 검출된 듀티 사이클 및 위상 에러를 바탕으로 상기 두 입력 클록신호의 위상 보정을 제어하는 단계를 포함하는 듀티 사이클 및 위상 에러 보정 방법.
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