CN104217747B - 快闪存储器及快闪存储器基准源电路开关方法 - Google Patents

Abstract

本发明公开了一种快闪存储器，该存储器包括存储器段、频率检测模块、信号控制模块、内部逻辑电路和基准源电路。其中，存储器段包括多个快闪存储单元；频率检测模块用于检测所述快闪存储器频率，在快闪存储器频率小于预定频率时输出低频指示信号；内部逻辑电路与信号控制模块连接，向信号控制模块输出基准源控制信号；信号控制模块与频率检测模块输出端连接，在接收到低频指示信号时，将内部逻辑电路的控制信号输出到基准源电路；基准源电路用于向所述存储器段提供基准电源，并根据所述控制信号开启或关闭。本发明还提供了一种快闪存储器的基准源电路开关方法，既可以满足芯片高频高速的要求又可以满足芯片低功耗的要求。

Description

快闪存储器及快闪存储器基准源电路开关方法

技术领域

本发明涉及半导体领域，具体涉及半导体存储器领域，尤其涉及快闪存储器及快闪存储器基准源电路开关方法。

背景技术

快闪存储器是目前常见的一类存储器，在手机、数码相机等电子产品中有着广泛的应用。随着快闪存储器的应用越来越广泛，市场对快闪存储器也提出了越来越高的要求。为了实现快闪存储器的快速响应速度，在快闪存储器内部，有许多需要提前启动的电路。这些电路一般在快闪存储器被选中后便开始工作，这样可以使得快闪存储器在接到外部指令后能够更快的做出响应，完成读写操作。这些需要提前启动的电路一般为内部提供基准电压或者基准电流的模拟电路。这些电压或者电流的建立需要一定的时间，所以如果在需要时才去建立这些电压或者电流会大大降低快闪存储器的响应速度，无法满足芯片在高频率下的应用。

由于手机等移动设备对于电池的依赖，以及越来越高要求的节能环保标准，电子产品越来越关注于产品的功耗问题，这就要求应用于其中的快闪存储器能够满足低功耗的需求。如图1所示，快闪存储器的片选（CS#）信号直接作为这一基准源电路的启动信号（EN），在整个芯片被选中期间，不管这些电路的输出是否被需要，这些电路都在工作，造成了可观的功耗。

发明内容

有鉴于此，本发明提供了一种快闪存储器及快闪存储器基准源电路开关方法，来解决以上背景技术部分提到的技术问题。

在第一方面，本发明实施例提供了一种快闪存储器，包括存储器段、频率检测模块、信号控制模块、内部逻辑电路和基准源电路；

其中，存储器段包括多个快闪存储单元；

频率检测模块用于检测所述快闪存储器频率，在快闪存储器频率小于预定频率时输出低频指示信号；

内部逻辑电路与信号控制模块连接，向信号控制模块输出基准源电路控制信号；

信号控制模块与频率检测模块输出端连接，在接收到低频指示信号时，将内部逻辑电路的控制信号输出到基准源电路；

基准源电路用于向所述存储器段提供基准电源，并根据所述控制信号开启或关闭。

进一步地，所述频率检测模块与时钟信号连接，通过截取时钟周期来检测存储器的频率。

进一步地，所述频率检测模块包括时钟周期获取单元、判断单元以及频率信号生成单元，其中，所述时钟周期获取单元截取所述快闪存储器的时钟周期，所述判断单元将所述时钟周期与预定周期对比，当所述时钟周期大于预定周期时，所述频率信号生成单元输出低频指示信号；当所述时钟周期小于预定周期时，所述频率信号生成单元输出高频指示信号。

进一步地，所述信号控制模块使用一个多路选择器来实现对控制信号的选择，在接收到低频指示信号时，将内部逻辑电路的控制信号输出到基准源电路；

进一步地，当快闪存储器频率大于预定频率时，所述频率检测模块输出高频指示信号到所述信号控制模块，所述信号控制模块与片选信号连接，并将片选信号输出到基准源电路。

在第二方面，本发明实施例还提供了一种快闪存储器的基准源电路开关方法，所述方法包括：

检测快闪存储器频率；

将所述快闪存储器频率与预定频率进行比较；

当所述快闪存储器频率小于预定频率，则所述快闪存储器工作在低频状态下，基准源电路关闭；

当所述快闪存储器频率大于预定频率，则所述快闪存储器工作在高频状态下，基准源电路继续工作。

进一步地，所述检测快闪存储器频率通过截取时钟周期来实现。

进一步地，所述将所述快闪存储器频率与预定频率进行比较的具体步骤为：截取时钟周期；将所述时钟周期与预定时钟周期进行比较，若所述系统时钟周期大于预定时钟周期，则所述快闪存储器工作在低频状态下，若所述时钟周期小于预定时钟周期，则所述快闪存储器工作在高频状态下。

进一步地，所述当所述快闪存储器工作在低频状态下时，还进一步包括当检测到开启信号时，基准源电路开启。

本发明提出的快闪存储器及快闪存储器的基准源电路开关方法，通过频率检测模块检测快闪存储器频率，判断此时快闪存储器工作在高频状态还是工作在低频状态，进而通过信号控制模块来控制基准源电路的开启或者关闭，当快闪存储器工作在高频状态下时，基准源电路的启动仍有片选信号来控制，使得基准源电路在芯片被选中后一直处于工作待命状态，同时，当快闪存储器工作在低频状态下时，基准源电路的开启信号由内部逻辑电路产生，即当这些电路的输出被需要时才会启动，无需一直工作。而现有技术中快闪存储器的基准源电路从芯片被选中后就一直工作从而造成了可观的功耗，然而本发明通过以上的技术方案克服了上述功耗过大的问题，从而达到了既满足芯片高频高速的要求又满足芯片低功耗的要求的效果。

附图说明

图1是现有技术中的快闪存储器的结构图。

图2是本发明第一实施例中的快闪存储器的结构图。

图3是本发明实施例中的检测时钟周期的示意图。

图4是本发明第二实施例中的快闪存储器的结构图。

图5是本发明第三实施例中的快闪存储器的基准源电路开关方法的流程图。

图6是本发明第四实施例中的快闪存储器的基准源电路开关方法的流程图。

具体实施方式

下面结合附图和实施例对本发明作进一步的详细说明。可以理解的是，此处所描述的具体实施例仅仅用于解释本发明，而非对本发明的限定。另外还需要说明的是，为了便于描述，附图中仅示出了与本发明相关的部分而非全部结构。

为了更好的理解本发明的实施例，这里先对快闪存储器的结构做简单描述。如图1所示，其主要包括如下管脚：串行数据输入(SI)、串行数据输出(SO)、外部时钟(SCK)、片选(CS#)、写保护(W#)、保持(HOLD)。

如图2所示，为本发明第一实施例的快闪存储器，和常规快闪存储器一样，其主要包括以下管脚：电源(Vcc)、接地(GND)、串行数据输入(SI)、串行数据输出(SO)、外部时钟(SCK)、片选(CS#)、写保护(W#)、保持(HOLD)，该存储器还包括：存储器段201、频率检测模块202、信号控制模块203、内部逻辑电路204和基准源电路205；

其中，存储器段201包括多个快闪存储单元。

频率检测模块202用于检测所述快闪存储器频率，在快闪存储器频率小于预定频率时输出低频指示信号；其中，频率检测模块直接接收外部时钟信号，使用触发器来截取时钟周期，进而获取快闪存储器频率，将获取的快闪存储器频率与预定频率对比，当快闪存储器频率小于预定频率时输出低频指示信号。如图3所示，时钟信号是一种以特定频率在“1”(高电平)和“0”(低电平)之间变化的信号，因此时钟信号会从“0”变为“1”(上升沿)，也会从“1”变为“0”(下降沿)两个上升沿之间或者两个下降沿之间为一个时钟周期。

内部逻辑电路204与信号控制模块203连接，向信号控制模块203输出基准源控制信号；其中，当内部逻辑电路204输出关闭信号则基准源电路205关闭，当内部逻辑电路204输出开启信号则基准源电路205开启。

信号控制模块203与频率检测模块202输出端连接，在接收到低频指示信号时，将内部逻辑电路的控制信号输出到基准源电路205；当快闪存储器频率大于预定频率时，所述频率检测模块202输出高频指示信号到所述信号控制模块203，所述信号控制模块203与片选信号(CS#)连接，并将片选信号(CS#)输出到基准源电路205。

基准源电路205是快闪存储器内部提供基准电压或者基准电流的模拟电路，与所述存储器段201相连接向所述存储器段提供基准电压或者基准电流，并根据所述控制信号开启或关闭。若基准源电路205接收到片选信号(CS#)，则基准源电路205继续工作；若基准源电路205接收到内部逻辑电路204输出的关闭信号，则基准源电路关闭；若基准源电路205接收到内部逻辑电路204输出的开启信号，则基准源电路开启。

本发明提供的第一实施例通过频率检测模块检测快闪存储器频率，判断此时快闪存储器工作在高频状态还是工作在低频状态，进而通过信号控制模块来控制基准源电路的开启或者关闭。当快闪存储器处于高频状态时，基准源电路一直处于工作状态来满足存储器的高速运转；当快闪存储器处于低频状态时，如果基准源电路不需要提供基准电压或基准电流时，基准源电路关闭，而当基准源电路需要提供基准电压或基准电流时，基准源电路开启为存储器段提供基准电压或基准电流。这样基准源电路无需一直工作，只有在需要为存储器段提供基准电压或基准电流的时候才工作，不需要为存储器段提供基准电压或基准电流时关闭，从而减少了快闪存储器的功耗。

如图4所示，为本发明第二实施例的快闪存储器，和第一实施例中的快闪存储器一样，其主要包括以下管脚：电源(Vcc)、接地(GND)、串行数据输入(SI)、串行数据输出(SO)、外部时钟(SCK)、片选(CS#)、写保护(W#)、保持(HOLD)，该存储器还包括：存储器段401、频率检测模块402、信号控制模块403、内部逻辑电路404和基准源电路404；

其中，存储器段401包括多个快闪存储单元。

频率检测模块402用于检测所述快闪存储器频率，在快闪存储器频率小于预定频率时输出低频指示信号；频率检测模块直接接收外部时钟信号，使用触发器来截取时钟周期，进而获取快闪存储器频率，将获取的快闪存储器频率与预定频率对比，当快闪存储器频率小于预定频率时输出低频指示信号。其中，频率检测模块又包括时钟周期获取单元4021、判断单元4022以及频率信号生成单元4023，其中，所述时钟周期获取单元4021截取所述快闪存储器的时钟周期，所述判断单元4022将所述时钟周期与预定周期对比，当所述时钟周期大于预定周期时，所述频率信号生成单元4023输出低频指示信号；当所述时钟周期小于预定周期时，所述频率信号生成单元4023输出高频指示信号。如图3所示，时钟信号是一种以特定频率在“1”(高电平)和“0”(低电平)之间变化的信号，因此时钟信号会从“0”变为“1”(上升沿)，也会从“1”变为“0”(下降沿)两个上升沿之间或者两个下降沿之间为一个时钟周期。

内部逻辑电路404与信号控制模块403连接，向信号控制模块403输出基准源控制信号；其中，当内部逻辑电路404输出关闭信号则基准源电路405关闭，当内部逻辑电路404输出开启信号则基准源电路405开启。

信号控制模块403与频率检测模块402输出端连接，在接收到低频指示信号时，将内部逻辑电路的控制信号输出到基准源电路405；当快闪存储器频率大于预定频率时，所述频率检测模块402输出高频指示信号到所述信号控制模块403，所述信号控制模块403与片选信号(CS#)连接，并将片选信号(CS#)输出到基准源电路405。其中，所述信号控制模块403使用一个多路选择器(二选一的多路选择器)来实现对控制信号的选择，在接收到低频指示信号时，将内部逻辑电路的控制信号输出到基准源电路405。

基准源电路405是快闪存储器内部提供基准电压或者基准电流的模拟电路，与所述存储器段401相连接向所述存储器段提供基准电压或者基准电流，并根据所述控制信号开启或关闭。若基准源电路405接收到片选信号(CS#)，则基准源电路405继续工作；若基准源电路405接收到内部逻辑电路404输出的关闭信号，则基准源电路405关闭；若基准源电路405接收到内部逻辑电路404输出的开启信号，则基准源电路405开启。

本发明提供的第二实施例通过频率检测模块检测快闪存储器频率，判断此时快闪存储器工作在高频状态还是工作在低频状态，进而通过信号控制模块来控制基准源电路的开启或者关闭。与第一实施例相比，该实施例的频率检测模块与外部时钟信号相连接，截取时钟周期，进而检测出快闪存储器频率。当快闪存储器处于高频状态时，基准源电路一直处于工作状态来满足存储器的高速运转；当快闪存储器处于低频状态时，如果基准源电路不需要提供基准电压或基准电流时，基准源电路关闭，而当基准源电路需要提供基准电压或基准电流时，基准源电路开启为存储器段提供基准电压或基准电流。这样基准源电路无需一直工作，只有在需要为存储器段提供基准电压或基准电流的时候才工作，不需要为存储器段提供基准电压或基准电流时关闭，从而减少了快闪存储器的功耗。

如图5所示，为本发明第三实施例的快闪存储器的基准源电路开关方法，该方法包括：

步骤501、检测快闪存储器的频率。

如图3所示，在快闪存储器被选中之后，触发器截取一个时钟周期，在截取的同时芯片内部产生一个固定长度的脉冲即预定周期（即认为高频与低频的分界点）。

步骤502、将所述快闪存储器频率与预定频率进行比较。

步骤503、当所述快闪存储器频率小于预定频率时，则所述快闪存储器工作在低频状态下，基准源电路关闭。

其中，基准源电路是快闪存储器内部提供基准电压或者基准电流的模拟电路，与存储器段相连接向存储器段提供基准电压或者基准电流。当基准源电路不需要为存储器段提供基准电压或者基准电流时，基准源电路关闭减少快闪存储器的功耗。

步骤504、当所述快闪存储器频率大于预定频率时，则所述快闪存储器工作在高频状态下，基准源电路继续工作。

本发明提供的第三实施例通过检测快闪存储器频率，判断此时快闪存储器工作在高频状态还是工作在低频状态，进而决定基准源电路的控制信号。当快闪存储器处于高频状态时，基准源电路一直处于工作状态来满足存储器的高速运转；当快闪存储器处于低频状态时，若基准源电路不需要提供基准电压或电流时关闭，从来减少快闪存储器的功耗。

如图6所示，为本发明的第四实施例的快闪存储器的基准源电路开关方法，该方法包括：

步骤601、检测快闪存储器的频率。

如图3所示，在快闪存储器被选中之后，触发器截取一个时钟周期，在截取的同时芯片内部产生一个固定长度的脉冲即预定周期（即认为高频与低频的分界点）。

步骤602、将所述快闪存储器频率与预定频率进行比较。

步骤603、当所述快闪存储器频率小于预定频率时，则所述快闪存储器工作在低频状态下，基准源电路关闭。

其中，基准源电路是快闪存储器内部提供基准电压或者基准电流的模拟电路，与存储器段相连接向存储器段提供基准电压或者基准电流。当基准源电路不需要为存储器段提供基准电压或者基准电流时，基准源电路关闭减少快闪存储器的功耗。

步骤604、检测是否有开启信号，若检测到开启信号，则进行以下步骤。

步骤605、基准源电路开启。

步骤606、当所述快闪存储器频率大于预定频率时，则所述快闪存储器工作在高频状态下，基准源电路继续工作。

本发明提供的第四实施例通过检测快闪存储器频率，判断此时快闪存储器工作在高频状态还是工作在低频状态，进而决定基准源电路的控制信号。当快闪存储器处于高频状态时，基准源电路一直处于工作状态来满足存储器的高速运转；当快闪存储器处于低频状态时，若基准源电路不需要提供基准电压或基准电流时关闭，从来减少快闪存储器的功耗。同第三实施例相比，当快闪存储器处于低频状态时，当检测到开启基准源电路的开启信号时，基准源电路开启来实现存储器的正常工作。

注意，上述仅为本发明的较佳实施例及所运用技术原理。本领域技术人员会理解，本发明不限于这里所述的特定实施例，对本领域技术人员来说能够进行各种明显的变化、重新调整和替代而不会脱离本发明的保护范围。因此，虽然通过以上实施例对本发明进行了较为详细的说明，但是本发明不仅仅限于以上实施例，在不脱离本发明构思的情况下，还可以包括更多其他等效实施例，而本发明的范围由所附的权利要求范围决定。

Claims (8)

1.一种快闪存储器，其特征在于，包括存储器段、频率检测模块、信号控制模块、内部逻辑电路和基准源电路；

其中，存储器段包括多个快闪存储单元；

频率检测模块用于检测快闪存储器频率，在所述快闪存储器频率小于预定频率时输出低频指示信号，当快闪存储器频率大于预定频率时，所述频率检测模块输出高频指示信号到所述信号控制模块，所述信号控制模块与片选信号连接，并将片选信号输出到基准源电路；

内部逻辑电路与信号控制模块连接，向信号控制模块输出控制信号；

信号控制模块与频率检测模块输出端连接，在接收到低频指示信号时，将内部逻辑电路的控制信号输出到基准源电路；

基准源电路用于向所述存储器段提供基准电源，并根据所述控制信号开启或关闭。

2.根据权利要求1所述的快闪存储器，其特征在于，所述频率检测模块与时钟信号连接，通过截取时钟周期来检测存储器的频率。

3.根据权利要求1或2所述的快闪存储器，其特征在于，所述频率检测模块包括时钟周期获取单元、判断单元以及频率信号生成单元，其中，所述时钟周期获取单元截取所述快闪存储器的时钟周期，所述判断单元将所述时钟周期与预定周期对比，当所述时钟周期大于预定周期时，所述频率信号生成单元输出低频指示信号；当所述时钟周期小于预定周期时，所述频率信号生成单元输出高频指示信号。

4.根据权利要求1所述的快闪存储器，其特征在于，所述信号控制模块使用一个多路选择器来实现对控制信号的选择，在接收到低频指示信号时，将内部逻辑电路的控制信号输出到基准源电路。

5.一种快闪存储器的基准源电路开关方法，其特征在于，该方法包括：

检测快闪存储器频率；

将所述快闪存储器频率与预定频率进行比较；

当所述快闪存储器频率小于预定频率时，则所述快闪存储器工作在低频状态下，基准源电路关闭；

当所述快闪存储器频率大于预定频率时，则所述快闪存储器工作在高频状态下，将片选信号输出到基准源电路，基准源电路继续工作。

6.根据权利要求5所述的快闪存储器的基准源电路开关方法，其特征在于，所述检测快闪存储器频率通过截取时钟周期来实现。

7.根据权利要求5所述的快闪存储器的基准源电路开关方法，其特征在于，所述将所述快闪存储器频率与预定频率进行比较的具体步骤为：

截取时钟周期；

将所述时钟周期与预定时钟周期进行比较，若所述时钟周期大于预定时钟周期，则所述快闪存储器工作在低频状态下，若所述时钟周期小于预定时钟周期，则所述快闪存储器工作在高频状态下。

8.根据权利要求5所述的快闪存储器的基准源电路开关方法，其特征在于，当所述快闪存储器频率小于预定频率，则所述快闪存储器工作在低频状态下，还进一步包括当检测到开启信号时，基准源电路开启。