KR20140035444A

KR20140035444A - 파이프라인형 아날로그 디지털 변환기에서 지연 시간 감소를 위해 수정된 동적 요소 정합

Info

Publication number: KR20140035444A
Application number: KR1020137034469A
Authority: KR
Inventors: 다니엘 미참; 안드리아 패니가다; 조지 그릴로
Original assignee: 마이크로칩 테크놀로지 인코포레이티드
Priority date: 2011-06-10
Filing date: 2012-06-07
Publication date: 2014-03-21
Also published as: KR101933569B1; CN103703686B; US8497789B2; CN103703686A; WO2012170645A1; EP2719082A1; US20130002459A1; EP2719082B1

Abstract

DEM 기능과 시퀀스들의 합산이 플래시 ADC 내에서 발생하는 파이프라인형 ADC가 제공된다. 본 개시의 다양한 측면들에 따라, 조잡한 ADC의 회로망과 함께 DAC와 증폭기 에러 정정을 위해 필요한 프로세싱 기능을 내장하고 또한 디지털 교정 블록들(HDC 및 DNC)을 재배열함으로써, 에러들의 정확한 추정을 보증한다.

Description

파이프라인형 아날로그 디지털 변환기에서 지연 시간 감소를 위해 수정된 동적 요소 정합{MODIFIED DYNAMIC ELEMENT MATCHING FOR REDUCED LATENCY IN A PIPELINE ANALOG TO DIGITAL CONVERTER}

관련 출원

본 발명은 2011년 6월 10일자로 출원된 "파이프라인형 아날로그 디지털 변환기에서 지연 시간 감소를 위해 수정된 동적 요소 정합"을 발명의 명칭으로 하는 미국특허 가출원 61/495,939호에 근거한 우선권을 주장하며, 이로써 상기 미국 특허 가출원은 여기에 완전하게 기재된 것처럼 그 전체가 본 출원에 참조로서 통합된다. 본 출원은 공동으로 양도되고, 동시에 함께 출원되어 계류중인 출원번호 ＿＿＿와 관련된다.

본 발명은 일반적으로 아날로그 디지털 변환기들에 관한 것이다. 더욱 상세하게는, 본 출원은 아날로그 디지털 변환기에서 지연 시간 감소에 관한 것이다. 본 개시는 고속의 파이프라인형 아날로그 디지털 변환기들(ADC들)과 관련되고, 또한 다른 애플리케이션들 및 ADC 구조들로 확장될 수 있다. 예를 들면, 여기에 기술된 기법들은 순환형 ADC로 알려진 알고리즘(algorithmic) ADC, 델타 시그마 ADC들, SAR ADC들 등 및 일반적으로 하나 이상의 디지털 아날로그 변환기들을 필요로 할 수 있는 임의의 ADC에 적용될 수 있다.

파이프라인형 아날로그 디지털 변환기들(ADC들)은 하위 범위설정(sub-ranging) 데이터 변환기들인데, 여기서 신호는 여러 단계들에서 조잡하게(coarsely) 양자화되고 그 다음에 높은 레벨의 양자화 정확도를 성취하기 위해 상이한 단계들의 결과들이 결합된다. 파이프라인형 ADC들은 상대적으로 넓은 동적 범위를 성취하면서도 초고속(사용된 기술에 따라, 수백 MHz)으로 동작할 수 있기 때문에, 널리 사용되고 있다.

도 1a를 참고하면, 전형적인 파이프라인형 ADC(10)은 복수의 스테이지들(12, 14,..., L)을 포함한다. 제1 스테이지(12)에서, 입력(Vin)은 플래시 ADC(미도시됨)를 사용하여 변환되고, 그 다음 스테이지들(14, 16,..., L)에서의 결과치들과 결합되어 출력을 형성한다. 이후에 더 상세하게 논의되는 바와 같이, 각 스테이지에서의 에러는 디지털 아날로그 변환기를 사용하여 그 스테이지의 출력을 변환시킴으로써 결정된다. 스테이지로의 입력과 에러 사이의 차이는 "유수"(residue)이다. 각 스테이지에서의 유수는 증폭되어 다음 스테이지로 공급되고 다음 스테이지에서 동일한 방식으로 변환된다. 마지막 스테이지(L)의 출력은 마지막 비트들을 분해(resolve)하는 백엔드 ADC(16)에 제공된다. 모든 출력들은 시간 정렬과 디지털 에러 정정부(20)에 제공될 수 있다.

도 1b에 도시된 바와 같이, 파이프라인형 ADC 내의 전형적인 스테이지(100)는 입력 신호 샘플링 네트워크(108), 자체의 샘플링 네트워크를 가진 N비트의 조잡한 ADC(102), N비트의 디지털 아날로그 변환기(104)(DAC) 및 증폭기(106)를 포함한다. 샘플링 네트워크(108) 및 플래시 ADC(102)는 동시에 입력 신호(101)를 샘플링한다. DAC(104)는 양자화된 신호를 아날로그 형태로 다시 변환시키며, 또한 이 신호는 주요 입력 신호(101)로부터 감산된다(110). 이 동작에서 기인하는 유수(105)는 전형적으로 그리고 에러가 없을 시 다음 스테이지의 일부 범위, 예를 들면 절반을 차지하기 위해 증폭기(106)를 사용하여 증폭된다. 이상적으로는, 유수는 이후 단지 양자화 잡음으로 이루어진다.

3개 요인들은 파이프라인형 ADC의 동작 성능과 동작 속도를 제한할 수 있는데, 이들 3개 요인들은 요소 부정합들로 알려진 DAC(104) 내에 생기는 에러들; 이득과 비선형성으로 인해 증폭기(106) 내에 생기는 에러; 그리고 플래시 ADC(102)와 DAC(104) 신호 경로들을 통과하여 발생하는 과도 지연이다. 이들 3개 요인들 모두는 ADC 선형성 및 신호대 잡음 비(SNR)의 저하를 가져온다.

도 2는 선행 기술을 이용하여 DAC(104) 에러들을 어드레싱하기 위한 파이프라인 스테이지를 도시한다. 스테이지(200)는 입력 신호 샘플링 네트워크(208), 자체의 샘플링 네트워크를 가진 N비트의 조잡한 ADC(202), M비트의 디지털 아날로그 변환기(104)(DAC)(여기서 M>N) 및 증폭기(206)를 포함한다. 프로세싱 요소들(232, 234)이 조잡한 ADC(202)와 DAC(204) 사이에 추가되므로, 그 경로에 지연을 증가시킨다. 이 지연은 고속 동작, 즉 250MSPS 속도 이상의 동작에서 치명적이다(critical). ADC의 선형성을 개선하기 위해 비교기들에 제공되는 기준 임계치들을 치환함으로써, 플래시 ADC들 내의 요소 부정합들의 문제를 어드레싱하기 위해 도 2 기법의 애플리케이션이 다른 사람들에 의해 제안되었다.

상술한 DAC 및 증폭기 에러들은 동적 요소 정합(DEM) 및 고조파 왜곡 정정(HDC) 기법들을 사용하여 때때로 추정되고 취소되거나 정정된다.

DEM은 조잡한 ADC의 서모미터 코드화된 출력들을 취득하고, 서모미터 코드화된 출력들이 연결된 DAC 요소들에 제공되기 전에 서모미터 코드화된 출력들을 치환한다. 모든 ADC 출력이 모든 DAC 입력에 이를 수 있도록 치환 매트릭스가 존재한다. 때때로 치환 방법은 DAC 에러들을 랜덤화함으로써 화이트 스펙트럼을 생성하거나, 또는 에러 신호의 에너지가 관심 있는 밴드 밖의 주파수의 영역을 차지하도록 에러들을 형성한다. 도 2에서, 파이프라인 스테이지는 조잡한 ADC(202)와 DAC(204) 사이의 DEM 블록(232)과 스테이지 디지털 출력들에 관한 적절한 배치를 포함한다. DEM 블록(232)은 전송 게이트들의 이용을 통해 효율적으로 구현될 수 있다. 하지만, DEM 블록(232)은 높은 클록 속도에서 무시할 수 없는 유한 지연을 가져온다.

파이프라인형 ADC에서, DEM은 DAC 에러 신호를 추정하고, 출력으로부터 DAC 에러 신호를 효과적으로 제거하는 추가적 디지털 프로세싱과 함께 사용된다. 이러한 디지털 프로세싱이 행해지지 않는다면, DAC 잡음은 SNR를 감소시킬 것이다. DAC 에러들의 추정 및 제거는 DAC 잡음 제거(DNC)로서 상기 문헌에 언급되어 있다.

도 2를 계속 설명하면, 신호 Σt는 조잡한 ADC(202)의 출력에 더해진다(234). 이 신호는 증폭기(206) 에러들, 예를 들면 이득 및 비선형성의 추정에 사용되는 수개의 랜덤하고 독립적 시퀀스들의 합으로 이루어진다. 시퀀스들의 수는 추정될 필요가 있는 비선형성 차수 즉, 선형 이득 에러를 위한 하나의 시퀀스, 고조파 에러를 위한 3개의 시퀀스들 및 기타 등에 의존한다.

출력이 증폭기(220)에 제공되는 백엔드 ADC(212)와 출력이 DNC 모듈(226)의 출력과 합산(230)되는 HDC 모듈(222)이 또한 도 2에 도시되어 있다.

HDC 기법에서, 유수 증폭기(212)의 출력은 조잡한 ADC(202)의 양자화 잡음, 랜덤 시퀀스들 및 증폭기 비선형 특성을 통한 랜덤 시퀀스들의 상호작용의 세가지 항들(terms)을 포함한다. 증폭기에서 비선형성의 가장 높은 중요한 차수가 3이면, 유수 증폭기(212)의 출력은 a3(Σt)3에 비례하는 한 항을 포함하며, 여기서 a3는 3차 비선형 계수이고, 값 +A 또는 -A를 각각 취할 수 있는 3개의 랜덤 시퀀스들인 Σt = t1 + t2 + t3이며, 여기서 A는 불변 수량이다. 그러므로, Σt는 값들 -3A, -A, +A, +3A를 취할 수 있는 4 레벨 신호이다. 랜덤한 독립적 시퀀스들의 곱(product)은 또한 랜덤하고 독립적 시퀀스이기 때문에, (디지털화된) 유수 증폭기 출력을 (t1, t2, t3)에 곱셈 처리함으로써 저역 통과 필터로 추출될 수 있는 a3(Σt)3에서 1을 제외한 모든 항들을 랜덤화한다.

조잡한 ADC(202)의 출력에 랜덤 시퀀스들을 추가하는 결과는 워드 길이가 증가하고 따라서 DAC(204) 크기와 복잡도가 증가한다는 것이다. 이것이 DAC(204) 분해능(M)이 조잡 플래시 ADC(202) 분해능(N)보다 더 큰 이유이다. 전형적인 구현에서, M = N + 3이다.

도 3은 N=2 비트 분해능을 갖는 조잡한 ADC에 대한 선행 기술 구현의 일 예이다. 이 구현은 종종 플래시 ADC로 불린다. 4개의 비교기들(302.n)은 라인(304) 상의 입력 전압을 각각 4개의 임계 전압들(THR1, THR2, THR3, THR4)과 비교한다. 일부 구현들에서, 임계 전압들은 저항기 래더(306)와 관련될 수 있다. 다른 전압 분배기 기법이 또한 사용될 수 있다. 입력 전압이 THR1보다 크면, 비교기(302.1)는 로직 1을 출력하고, 그렇지 않으면 로직 0을 출력한다. 유사하게, 비교기(302.2)는 입력 전압과 THR2을 비교하고, 이러한 비교들이 계속된다. 조잡한 ADC(206)의 출력은 모든 비교기들의 출력들로부터 만들어진 디지털 워드이다. 이 코드는 종종 "서모미터 코드"라고 명명된다. 서모미터 코드에 포함된 로직들의 수는 라인(304) 상의 아날로그 입력 전압의 디지털 표현이다.

비교기 기능을 구체화하는 하나의 예시적인 회로가 도 4에 도시되어 있다. 명확히 설명하기 위해 상기 입력을 (302.1에 해당하는) THR1에 비교하는 회로만을 도시한다. 회로(302.1)는 8개의 스위치들(408, 410, 412, 414, 416, 418, 420, 422), 2개의 커패시터들(402, 404) 및 비교기(406)을 포함한다. 스위치들은 위상 1 및 위상 2로 나타낸 주기적인 클록들에 의해 구동된다. 위상 1이 참일 때, 위상 2는 거짓이고 또한 그 역도 성립한다. 위상 1이 참이면, 상위 커패시터(402)에는 전압(THR1)이 충전되고, 반면에 하부 커패시터(404)에는 입력 전압이 충전된다. 위상 2가 참이면, 커패시터들은 비교기(406)에 연결된다. 다음의 함수를 성립시키는 비교기(302.1)의 많은 대안적인 회로 실현들이 관련 기술에 존재한다.

만약 (입력 - THR1) > 0이면, 출력 i = 1이고,

그렇지 않으면 출력 i = 0이다.

즉, 신호 출력(406)은 입력 전압이 임계 전압(THR1)보다 크면 로직 1이고, 그렇지 않으면 로직 0이다.

선행기술의 여러 단점들은 본 발명의 실시예들에 따른 시스템 및 방법에 의해 대부분 극복된다.

본 개시의 다양한 측면들에 따라, DEM 기능과 시퀀스들의 합산이 플래시 ADC 내에서 발생함으로써 이들 문제점이 극복되는 파이프라인형 ADC가 제공된다. 본 개시의 다양한 측면들에 따라, 조잡한 ADC의 회로망과 함께 DAC와 증폭기 에러 정정을 위해 필요한 프로세싱 기능을 내장하고 또한 디지털 교정(calibration) 블록들(HDC 및 DNC)을 재배열함으로써, 에러들의 정확한 추정을 보증한다.

전압 신호를 상기 전압 신호의 디지털 버전으로 변환하는 파이프라인형 아날로그 디지털 변환기("ADC")의 에러 정정을 위한 시스템은, 조잡한 ADC로서, 상기 조잡한 ADC의 입력 터미널은 상기 전압 신호와 기준 신호를 수신하고, 디지털 아날로그 변환기("DAC") 입력 터미널에 상기 기준 신호와 관련된 전압 신호 값의 디지털 버전을 제공하는, 조잡한 ADC; 상기 전압 신호와 상기 DAC로부터 출력 신호를 결합시키기 위한 제 1 가산기로서, 상기 제1 가산기의 결과치는 유수 증폭기에 제공되는, 제1 가산기; 상기 유수 증폭기로부터 수신된 출력 전압 신호의 디지털 버전을 제공하는 백엔드 ADC; 상기 조잡한 ADC, 디지털 아날로그 변환기 잡음 제거 ("DNC") 회로 및 고조파 왜곡 정정 ("HDC") 회로로부터 수신된 디지털 값들을 합산하기 위한 제2 가산기로서, 이에 의해 파이프라인 ADC 출력을 제공하는, 제2 가산기; 상기 유수 증폭기와 디지털 아날로그 변환기로부터 왜곡 파라미터들을 추정하기 위한 회로; 상기 조잡한 아날로그 디지털 변환기로의 상기 기준 전압을 수정하기 위한 회로를 포함하고, 상기 왜곡 파라미터들을 추정하기 위한 회로는 상기 파이프라인 ADC 출력에 반응하여 상기 백엔드 ADC로부터의 디지털 신호에 존재하는 상기 유수 증폭기로 인한 왜곡 성분들을 정정하는 HDC 회로 및 상기 파이프라인 ADC 출력에 반응하여 상기 백엔드 ADC로부터의 디지털 신호에 존재하는 상기 DAC로 인한 왜곡 성분들을 정정하는 DNC 회로를 포함한다.

일부 실시예들에서, 상기 기준 신호를 수정하기 위한 회로는, 기준 소스 전압을 분배하기 위한 전압 분배기; 분배된 전압 신호들을 수신하는 동적 요소 정합("DEM") 회로로서, 각 분배된 전압 신호는 대응하는 스위치에 연결되고, 각 스위치는 상기 DEM 회로에 의해 제어되고, 또한 상기 스위치들로부터의 모든 출력 단자들이 상부 커패시터의 제1 쪽에 병렬로 연결되는, DEM 회로; 및 HDC 신호들을 수신하는 시퀀스들 가산기 블록으로서, 각 HDC 신호는 대응하는 스위치에 연결되고, 각 스위치는 상기 HDC 회로에 의해 제어되고, 또한 상기 스위치들의 모든 출력 단자들이 상기 상부 커패시터의 제2 쪽에 병렬로 연결되는 시퀀스들 가산기 블록을 포함한다.

당 분야의 통상의 지식을 가진 자는 첨부 도면을 참조함으로써, 본 발명을 더 이해할 수 있고, 또한 다양한 목적들, 특징들 및 장점들이 명백해질 것이다. 다른 도면에서 동일한 참조 심볼의 사용은 유사하거나 또는 동일한 항목을 나타낸다.
도 1a는 선행 기술의 파이프라인형 ADC의 예를 도시하는 도면이다.
도 1b는 선행 기술의 파이프라인형 ADC 스테이지의 예를 도시하는 도면이다.
도 2는 선행 기술의 파이프라인형 ADC 스테이지의 예를 도시하는 도면이다.
도 3은 선행 기술의 플래시 ADC 구조의 예를 도시하는 도면이다.
도 4는 선행 기술의 조잡한 ADC로부터의 비교기의 예를 도시하는 도면이다.
도 5는 본 개시의 원리에 따른 파이프라인형 ADC 회로의 예를 도시하는 도면이다.
도 6은 본 개시의 원리에 따른 ADC 프런트엔드의 예를 도시하는 도면이다.
도 7은 본 개시의 원리에 따른 비교기의 예를 도시하는 도면이다.

청구범위에 기재된 바와 같이, 실시예에 따른 파이프라인형 ADC는 조잡한 ADC의 회로망와 함께 DAC 및 증폭기 에러 정정을 위해 필요한 프로세싱 기능을 내장하고 또한 디지털 교정 블록들(HDC 및 DNC)에 대한 새로운 구성을 제공함으로써, 에러들의 정확한 추정을 보증한다. 신호의 교정, 즉 DNC와 HDC 기법의 정정 부분은, 골턴의 미국특허 제6,734,818호 및 골턴 등의 미국특허 제7,602,323호에 기술된 바와 같이 적용될 수 있으며, 이 특허들은 여기에 충분히 기재된 것처럼 참조로서 통합된다. 다른 DNC와 HDC 기법들이 본 개시에 따른 신호의 추정에 사용될 수 있다. .

특히, 도 5는 청구범위에 기재된, 실시예에 따른 파이프라인 스테이지를 도시하는 도면이다. 스테이지(500)는 N비트의 조잡한 ADC(502), N비트의 디지털 아날로그 변환기(504)(DAC) 및 증폭기(506)를 포함한다. 입력(501)은 조잡한 ADC(502)와 유수 증폭기(506)에 제공된다.

마지막 두 번째(second-to-last) 스테이지의 유수는 백엔드 ADC(512)에 제공될 수 있는데, 마지막 두 번째 스테이지의 유수는 증폭(520)되어 HDC(522)에 제공된다. DEM 블록(532) 및 시퀀스들 가산기(524)가 조잡한 ADC(502)의 프런트엔드에 제공된다. 이 구성은 조잡한 ADC(502)로부터 DAC(504)을 통해 유수 증폭기(506)까지 임계적 신호 경로의 전파 시간을 최소화할 수 있다.

도시된 실시예에서, 디지털 교정 블록 HDC(522)는 시퀀스들 Σt 및 정정된 디지털 출력(523)의 피드백을 수신할 수 있다. 특히, HDC(522)에서 제공된 출력은 DNC(526)의 출력과 합산된다(530).

따라서, DAC 에러와 유수 증폭기 이득 에러를 추정하는데 사용된 신호는 ADC 디지털 출력(523)이다. 그러므로 시간이 흐르면서, 교정이 적용된 후, 추정기는 유수 에러를 추출하고 추정할 것이다. 이러한 추정치는 교정의 정확도를 개선하도록 이전의 추정치들에 더해질 수 있고, 즉 시간이 흐름에 따라 적분될 것이다. 유수 에러의 추정치가 0이면 추정은 올바른 값들로 수렴할 것이다.

도 6은 DEM(532) 및 시퀀스들 가산기(524)와 함께 조잡한 ADC을 개시하는 한 측면의 일 예(600)이다. 임계 전압들(THR1, THR2, THR3 및 THR4)은 치환될 수 있는데, 이로 인하여 각 임계치는 비교기(602.n) 중 임의의 하나에 연결될 수 있다. 라인(604) 상의 신호 Σt(상술한 특성을 가진 랜덤 시퀀스들)가 각각 임계 전압으로부터 감산된다. 각 비교기(602.n)는 그 입력을 임계치들의 하나와 라인(604) 상의 신호 Σt 사이의 차이와 비교할 것이다.

도 7은 방금 기술된 기능을 실현하는 예시적인 회로를 도시하는 도면이다. 도시된 바와 같이, 회로는 DEM 제어 스위치들(708.1, 708.2, 708.3, 및 708.4); HDC 제어 스위치들(706.1, 706.2, 706.3, 및 706.4), 커패시터들(702, 704), 비교기(710), 위상 1 스위치들(712a, 712b) ; 및 위상 2 스위치들(714a, 714b, 714c, 714d)을 포함한다.

위상 1이 참인 시간 동안, 임계치들 THRx(여기서 x는 1, 2, 3 또는 4임)의 단지 하나와 전압들 VHDCy (여기서 y는 1, 2, 3 또는 4이며, 따라서 VHDC1 = -3A, VHDC2 = -A, VHDC3 = +A 및 VHDC4 = +3A임)의 단지 하나는 상부 커패시터(702)에 연결된다. DEM과 HDC 교정 동작은 스위치들 중에 어느 스위치가 각 클록 위상 사이클에서 ON(온)인지를 명령할 것이다. DEM이 이러한 스위치들을 제어하는 방식은 콜턴에 의해 공개된 미국특허 제6,734,818호에 상세하게 기술되어 있고, 또한 HDC가 상기 신호를 생성하는 방식은 콜턴 등에 의해 공개된 미국특허 제7,602,323호에 상세하게 기술되어 있다. 하부 커패시터(704)는 도 4의 예에서 커패시터(404)로서 동작한다.

요소(604)(도 6) 내의 Σt의 추가는 상부 커패시터(702)를 VHDCy에 연결시키는 HDC 제어 스위치들(706.n)을 통해 구현된다. 각 비교기 i(여기서 i는 1, 2, 3 또는 4임)의 출력은 다음 식에 의해 기술될 수 있다 :

만약 (입력 - THRx + VHDCy) > 0이면, 출력 i = 1이고,

그렇지 않으면 출력 i = 0이다.

조잡한 ADC의 모든 구현은 회로 결함들, 제조 불일치 및 기타 등등으로 인한 에러들에 의해서 영향을 받았다. 이런 결함들은 궁극적으로 임계치 에러들로 귀착된다. 파이프라인형 ADC 구조가 어느 정도까지 성능 저하 없이 임계치 에러들을 감당할 수 있긴 하지만, 본 개시 개념에 따른 실시예에 의해 이런 임계치 에러들은 DEM에 의해 변조되고, 임계치 에러들의 존재는 DAC 에러들과 유수 증폭기 에러들의 추정치를 바이어스할 수 있다.

모바일 컴퓨팅 디바이스를 위한 특정 구현들과 하드웨어/소프트웨어 구성을 상세히 예시했지만, 다른 구현들과 하드웨어 구성도 가능하고, 또한 어떤 특정 구현 또는 하드웨어/소프트웨어 구성도 필요하지 않을 수 있음을 유념해야 한다. 따라서, 여기에 개시된 방법들을 구현하는 모바일 컴퓨팅 디바이스를 위해서는 예시된 모든 부품들이 필요하지 않을 수 있다.

여기에서 사용된 바와 같이, 위의 상세한 설명 또는 이하의 청구범위에서든 어떤 경우에나, "포함하는(comprising)", "포함하는(including)", "지니는(carrying)", "갖는(having)", "함유하는(containing)", "수반하는(involving)" 등의 용어는 개방형으로, 즉 거기에 한정되지 않고 포함하는 것을 의미하는 취지로 해석되어야 한다. 단지 전이 구들인 "으로 이루어지는(consisting of)" 및 "필수적으로 이루어지는(consisting essentially of)"만은 미국특허청 매뉴얼인 특허 심사 지침서에서 청구범위에 관하여 기재된 바와 같이, 각각 배타적인 전이 구들로 간주될 것이다.

청구항 요소를 수정하기 위해 청구범위에 "제1", "제2", "제3" 등과 같은 순서 용어들의 어떤 사용도 그 자체로 다른 청구항에 대한 하나의 청구항의 임의의 우선권, 우선순위, 또는 순서, 혹은 방법의 행위들이 수행되는 시간적 순서를 암시하지 않는다. 오히려, 특히 다르게 기술하지 않는다면, 그러한 순서 용어들은 (순서 용어의 사용이 아니라면) 단지 소정의 명칭을 갖는 하나의 청구항 요소를 동일한 명칭을 갖는 또 하나의 청구항 요소와 구별하기 위한 라벨들로서 사용된다.

상술한 실시예들은 본 발명의 원리를 에시하기 위한 것으로, 발명의 범위를 제한하려는 것이 아니다. 당 분야의 통상의 지식을 가진자라면 이들 바람직한 실시예들에 대한 수정들과 다양한 다른 실시예들을 본 발명의 범위를 일탈하지 않고 만들 수 있을 것이다.

Claims

전압 신호를 상기 전압 신호의 디지털 버전으로 변환하는 파이프라인형 아날로그 디지털 변환기("ADC")의 에러 정정을 위한 시스템으로서,
조잡한 ADC로서, 상기 조잡한 ADC의 입력 터미널은 상기 전압 신호와 기준 신호를 수신하고, 디지털 아날로그 변환기("DAC") 입력 터미널에 상기 기준 신호와 관련된 전압 신호 값의 디지털 버전을 제공하는, 조잡한 ADC;
상기 전압 신호와 상기 DAC로부터 출력 신호를 결합시키기 위한 제 1 가산기로서, 상기 제1 가산기의 결과치는 유수 증폭기에 제공되는, 제1 가산기;
상기 유수 증폭기로부터 수신된 출력 전압 신호의 디지털 버전을 제공하는 백엔드 ADC;
상기 조잡한 ADC, 디지털 아날로그 변환기 잡음 제거 ("DNC") 회로 및 고조파 왜곡 정정 ("HDC") 회로로부터 수신된 디지털 값들을 합산하기 위한 제2 가산기로서, 이에 의해 파이프라인 ADC 출력을 제공하는, 제2 가산기;
상기 유수 증폭기와 디지털 아날로그 변환기로부터 왜곡 파라미터들을 추정하기 위한 회로; 및
상기 조잡한 아날로그 디지털 변환기로의 상기 기준 전압을 수정하기 위한 회로를 포함하고,
상기 왜곡 파라미터들을 추정하기 위한 회로는,
상기 파이프라인 ADC 출력에 반응하여 상기 백엔드 ADC로부터의 디지털 신호에 존재하는 상기 유수 증폭기로 인한 왜곡 성분들을 정정하는 HDC 회로와,
상기 파이프라인 ADC 출력에 반응하여 상기 백엔드 ADC로부터의 디지털 신호에 존재하는 상기 DAC로 인한 왜곡 성분들을 정정하는 DNC 회로를 포함하는 파이프라인형 아날로그 디지털 변환기의 에러 정정 시스템.
제1항에 있어서,
상기 기준 신호를 수정하기 위한 회로는,
기준 소스 전압을 분배하기 위한 전압 분배기;
분배된 전압 신호들을 수신하는 동적 요소 정합("DEM") 회로로서, 각 분배된 전압 신호는 대응하는 스위치에 연결되고, 각 스위치는 상기 DEM 회로에 의해 제어되고, 또한 상기 스위치들로부터의 모든 출력 단자들이 상부 커패시터의 제1 쪽에 병렬로 연결되는, DEM 회로;
HDC 신호들을 수신하는 시퀀스들 가산기 블록으로서, 각 HDC 신호는 대응하는 스위치에 연결되고, 각 스위치는 상기 HDC 회로에 의해 제어되고, 또한 상기 스위치들의 모든 출력 단자들이 상기 상부 커패시터의 제2 쪽에 병렬로 연결되는, 시퀀스들 가산기 블록을 포함하는 파이프라인형 아날로그 디지털 변환기의 에러 정정 시스템.
제1항에 있어서,
상기 ADC와 상기 DAC은 n비트 디바이스들인 파이프라인형 아날로그 디지털 변환기의 에러 정정 시스템.
파이프라인형 아날로그 디지털 변환기(ADC)로서,
유수 출력을 수신하도록 구성된 백엔드 아날로그 디지털 변환기(ADC); 및
적어도 하나의 스테이지 회로를 포함하고,
상기 스테이지 회로는,
입력 신호를 수신하고, 디지털 아날로그 변환기(DAC)에 조잡한 디지털 출력을 제공하도록 결합되는 조잡한 ADC;
상기 입력 신호와 상기 DAC의 출력을 수신하고 상기 백엔드 ADC에 유수 출력을 제공하도록 구성된 유수 증폭기;
상기 유수 증폭기와 상기 DAC로부터 왜곡 파라미터들을 추정하기 위한 회로; 및
상기 조잡한 ADC로의 기준 신호를 수정하기 위한 회로를 포함하고,
상기 왜곡 파라미터들을 추정하기 위한 회로는,
상기 백엔드 DAC의 출력을 수신하도록 구성된 증폭기와,
상기 증폭기에 결합되고, 상기 백엔드 ADC로부터의 디지털 신호에 존재하는 상기 유수 증폭기로 인한 왜곡 성분들을 정정하도록 구성된 고조파 왜곡 정정 (HDC) 회로로서, 상기 HDC 회로는 가산기에 출력을 제공하고, 상기 가산기는 조잡 디지털 신호를 수신하는, HDC 회로와, 및
상기 가산기에 출력을 제공하도록 구성된 DAC 잡음 제거 (DNC) 회로로서, 상기 DNC 회로는 상기 백엔드 ADC로부터의 디지털 신호에 존재하는 상기 DAC로 인한 왜곡 성분들을 정정하도록 구성된, DNC 회로를 포함하고,
상기 가산기의 출력은 ADC 디지털 출력이고 또한 상기 ADC 디지털 출력은 상기 HDC 회로와 상기 DNC 회로로의 입력을 형성하는 파이프라인형 아날로그 디지털 변환기.
제4항에 있어서,
상기 기준 신호를 수정하기 위한 회로는,
기준 소스 전압을 복수의 분배된 전압 신호들로 분배하기 위한 전압 분배기;
분배된 전압 신호들을 수신하는 동적 요소 정합("DEM") 회로로서, 각 분배된 전압 신호는 대응하는 스위치에 연결되고, 각 스위치는 상기 DEM 회로에 의해 제어되고, 또한 상기 스위치들로부터의 모든 출력 단자들이 상부 커패시터의 제1 쪽에 병렬로 연결되는, DEM 회로;
HDC 신호들을 수신하는 시퀀스들 가산기 블록으로서, 각 HDC 신호는 대응하는 스위치에 연결되고, 각 스위치는 상기 HDC 회로에 의해 제어되고, 또한 상기 스위치들의 모든 출력 단자들이 상기 상부 커패시터의 제2 쪽에 병렬로 연결되는, 시퀀스들 가산기 블록을 포함하는 파이프라인형 아날로그 디지털 변환기.
제5항에 있어서,
상기 ADC와 상기 DAC은 n비트 디바이스들인 파이프라인형 아날로그 디지털 변환기.
입력 신호를 변환시키기 위한 파이프라인형 아날로그 디지털 변환기(ADC)로서,
디지털 아날로그 변환기(DAC)에 조잡한 디지털 출력을 제공하도록 구성된 조잡한 아날로그 디지털 변환기(ADC);
상기 DAC의 출력과 상기 입력 신호를 수신하고, 다음 파이프라인 스테이지용 유수를 생성하도록 구성된 유수 증폭기;
상기 유수 증폭기와 상기 DAC로부터의 왜곡 파라미터들을 추정하기 위한 회로; 및
상기 조잡한 ADC로의 기준 신호를 수정하기 위한 회로를 포함하고,
상기 왜곡 파라미터들을 추정하기 위한 회로는,
가산기에 출력을 제공하도록 구성된 고조파 왜곡 정정 (HDC) 회로로서, 상기 가산기는 입력으로 상기 조잡한 ADC의 출력을 수신하는, HDC 회로와,
상기 가산기에 출력을 제공하도록 구성된 DAC 잡음 제거 (DNC) 회로를 포함하는 피드백 루프를 포함하고,
상기 가산기의 출력은 ADC 디지털 출력이고 또한 상기 DNC 회로의 입력인 파이프라인형 아날로그 디지털 변환기.
제7항에 있어서,
상기 HDC 회로는 비선형성들을 추정하기 위한 하나 이상의 랜덤 시퀀스들을 수신하도록 구성된 파이프라인형 아날로그 디지털 변환기.
제8항에 있어서,
상기 HDC 회로는 상기 조잡한 ADC로의 기준 신호를 수정하기 위한 회로에 출력을 제공하도록 구성된 파이프라인형 아날로그 디지털 변환기.
제8항에 있어서,
상기 기준 신호를 수정하기 위한 회로는,
기준 소스 전압을 분배하기 위한 전압 분배기;
분배된 전압 신호들을 수신하는 동적 요소 정합("DEM") 회로로서, 각 분배된 전압 신호는 대응하는 스위치에 연결되고, 각 스위치는 상기 DEM 회로에 의해 제어되고, 또한 상기 스위치들로부터의 모든 출력 단자들이 상부 커패시터의 제1 쪽에 병렬로 연결되는, DEM 회로;
HDC 신호들을 수신하는 시퀀스들 가산기 블록으로서, 각 HDC 신호는 대응하는 스위치에 연결되고, 각 스위치는 상기 HDC 회로에 의해 제어되고, 또한 상기 스위치들의 모든 출력 단자들이 상기 상부 커패시터의 제2 쪽에 병렬로 연결되는, 시퀀스들 가산기 블록을 포함하는 파이프라인형 아날로그 디지털 변환기.
입력 신호를 변환시키기 위한 파이프라인형 아날로그 디지털 변환기(ADC)를 동작시키는 방법으로서,
조잡한 아날로그 디지털 변환기(ADC)로부터 디지털 아날로그 변환기 (DAC)로 조잡한 디지털 출력을 제공하는 단계;
유수 증폭기에서 DAC 출력과 상기 입력 신호를 수신하고 다음 파이프라인 스테이지를 위한 유수를 생성하는 단계; 및
유수 증폭기 출력과 상기 DAC 출력으로부터의 왜곡 파라미터를 추정하는 단계를 포함하고,
상기 왜곡 파라미터를 추정하는 단계는,
고조파 왜곡 정정을 수행하여 출력으로 가산기에 제공하고, 상기 가산기는 조잡한 ADC 출력을 또 하나의 입력으로 수신하고, 및
상기 가산기에 출력을 제공하는 DAC 잡음 제거(DNC)를 포함하는 피드백 루프를 구현하는 것을 포함하고,
상기 가산기의 출력은 ADC 디지털 출력이고 또한 DNC 회로로의 입력인 파이프라인형 아날로그 디지털 변환기 동작 방법.
제11항에 있어서,
상기 조잡한 ADC로의 기준 신호를 수정하는 단계를 더 포함하는 파이프라인형 아날로그 디지털 변환기 동작 방법.
제11항에 있어서,
HDC 회로는 비선형성들을 추정하기 위한 하나 이상의 랜덤 시퀀스들을 수신하는 파이프라인형 아날로그 디지털 변환기 동작 방법..
제13항에 있어서,
HDC 회로는 상기 조잡한 ADC로의 기준 신호를 수정하기 위한 회로에 출력을 제공하는 파이프라인형 아날로그 디지털 변환기 동작 방법.