CN107809243B - 模数转换器电路 - Google Patents

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Abstract

本发明公开了一种模数转换器电路，包括电连接的子ADC电路和子DAC电路，所述子ADC电路包括若干比较器，所述子DAC电路包括若干DAC单元，所述比较器与所述DAC单元对应，所述比较器的数量与所述DAC单元的数量相同，所述模数转换器电路还包括阈值电压产生电路，所述阈值电压产生电路用于产生所述若干比较器的阈值电压；所述阈值电压产生电路包括动态元件匹配电路，所述动态元件匹配电路用于以随机顺序一对一连接所述比较器的输出与所述DAC单元的输入。本发明提供的模数转换器电路大大减少了子ADC到子DAC的数据延迟，大大降低了电路的复杂度。

Description

模数转换器电路
技术领域
本发明属于集成电路技术领域，特别涉及一种模数转换器电路。
背景技术
模数转换器(ADC)用于将模拟信号转为数字信号，广泛用于各种数据采集以及通信系统中。ADC的采样速率直接决定了所能处理的信号带宽，ADC的精度(如信噪比SNR、无杂散动态范围SFDR等)则决定着整个系统的动态范围。ADC有多种架构，如流水线型(pipelined ADC)、逐次逼近型(SAR ADC)、快闪型(flash ADC)、时域交织型(interleavedADC)等。在这些架构中，pipelined ADC能同时实现比较高的精度和速度，因而得到广泛应用。
图1给出了一个pipelined ADC的基本架构，输入信号Vin经输入缓冲器(buffer)后，被N级流水线Stage_i(i取大于等于1且小于等于N的自然数)逐级量化。每级流水线Stage_i的数字输出Dout_i(i取大于等于1且小于等于N的自然数)在digital correctionlogic(数字校正模块)中被拼接为最终的ADC输出(ADC output)。最终ADC输出的精度完全取决于每级流水线Stage_i的精度。由于每级流水线Stage_i都具备增益，所以前级流水线(如第一级Stage_1、第二级Stage_2)的精度对最终ADC输出的精度影响尤为明显。
图2给出了图1中2bit(位)流水线级Stage_1的基本架构图，图3为图2中子ADC(sub-ADC)的电路图，图4为图2中的子DAC(sub-DAC)(数字模拟转换器)的电路图。输入信号Vin首先经sub-ADC的四个比较器量化，量化结果被子sub-DAC中的四个DAC单元转换为模拟电压VDAC并与输入信号Vin做差，该差值被增益为2的放大器放大后输出该流水线级Stage_1的余量输出Vout_1。理想情况下，该级的输入输出传输曲线会呈均匀的锯齿波状，如图6所示，斜率为2，传输曲线每个跳变的位置由比较器的阈值电压所决定，理想时为-3/4Vr,-1/4Vr,1/4Vr,3/4Vr，其中ADC的满幅范围为2Vr，每个跳变的大小均相同。然而，由于每个比较器均有失调(offset)电压，这会使得传输曲线的跳变位置偏移理想位置，如图5所示。此外在实际中，由于元器件间的失配，sub-DAC中的DAC单元的增益可能偏离于1，且彼此均不相同，这会使得每个锯齿波的斜率偏离于2，并且每个跳变的大小也不尽相同。若比较器的offset电压不超过1/4Vr(2bit级)，那么通过在sub-ADC中引入冗余位，可消除offset电压引起的非线性误差。但是若offset电压超过1/4Vr，则会对ADC的最终线性度产生极大恶化。sub-DAC的增益偏差同样也会恶化ADC的线性度。
如图7和图8所示，可以通过校准的方法来解决上述问题。首先，如图8所示，为了解决比较器offset电压的问题，可以在采样过程通过电容将offset电压存储，然后在比较过程中达到抵消原始offset电压的目的。offset校准后，传输曲线中各个跳变的位置又回到了理想位置，如图9所示。为了解决sub-DAC中DAC单元间增益不一致的问题，可以通过动态元件匹配(DEM)的方法，将sub-ADC的数字输出与sub-DAC间的连接关系通过shuffler模块(随机分配电路)进行随机分配，从而达到sub-DAC中每个DAC单元的增益均相同(且为所有sub-DAC增益的平均值，但仍可能偏离于理想值1)的目的，如图7所示。使用DEM之后，传输曲线中各个跳变的大小均相等(但仍可能偏离理想值)，如图10所示。在使用DEM之后，尽管仍会由于sub-DAC增益平均值偏移于理想值1而使得ADC输出有误差，但是相较未使用DEM，仍可以实现线性度的巨大提升。对于DEM后残存的误差，可以通过阈值抖动(VTH dither)技术来进一步降低。通过在原始的每个VTH电压上同时增加/减小一个随机值，从而使得每个比较器的VTH电压在理想位置上下随机抖动，在抖动的区间内，由于ADC输出误差正负抵消，从而得以大大降低，如图11所示。
尽管如此，由于这三项技术需要在不同的电路位置予以实现，从而加大了电路的复杂度。更重要的是，DEM的shuffler是有延迟的，从而会在流水线进入“放大相位”时消耗掉一部分时间余量，这会极不利于高速ADC的实现。此外，通过电容存储offset电压，电容元件的使用会增加芯片面积，并且还需要辅以相应的时序，从而大大增加了复杂度。
发明内容
本发明要解决的技术问题是为了克服现有技术中模数转换器电路在解决比较器失调电压、sub-DAC内部DAC单元间增益不一致及模拟转换器电路的输出误差时采用的电路复杂、且会引入延迟以及会增加芯片面积的缺陷，提供一种能够降低电路复杂度且能提高电路速度的模数转换器电路。
本发明是通过下述技术方案来解决上述技术问题：
一种模数转换器电路，包括电连接的子ADC电路和子DAC电路，所述子ADC电路包括若干比较器，所述子DAC电路包括若干DAC单元，所述比较器与所述DAC单元对应，所述比较器的数量与所述DAC单元的数量相同，其特点在于，所述模数转换器电路还包括阈值电压产生电路，所述阈值电压产生电路用于产生所述若干比较器的阈值电压；所述阈值电压产生电路包括动态元件匹配电路，所述动态元件匹配电路用于以随机顺序一对一连接所述比较器的输出与所述DAC单元的输入。
本方案中，将动态元件匹配电路设在在子ADC电路前端的模拟电压端，也就是子ADC电路中比较器的阈值电压产生电路中，避免了现有技术中动态元件匹配电路设置在子ADC和子DAC中间的数字电路部分时，会带来延迟最终会降低电路整体速度的缺陷。另外，动态元件匹配电路用来将比较器和DAC单元采用随机数制定的随机顺序一一组合对应。
较佳地，所述动态元件匹配电路包括第一伪随机码产生电路，所述第一伪随机码产生电路用于产生第一随机数，所述第一随机数用于生成所述随机顺序。
本方案中，与传统的动态单元匹配电路相比，通过第一伪随机码产生电路产生随机数，使用该随机数在阈值电压产生电路中对比较器的阈值电压进行随机顺序打乱而实现的，大大减少了子ADC到子DAC的数据延迟，非常有利于提升模数转换器电路的采样速率。
较佳地，所述阈值电压产生电路还包括阈值抖动电压注入电路，所述阈值抖动电压注入电路包括第二伪随机码产生电路和阈值抖动电压注入DAC，所述第二伪随机码产生电路用于产生第二伪随机数，所述阈值抖动电压注入DAC用于将所述第二伪随机数转换成随机电压模拟量，所述随机电压模拟量与所述阈值电压产生电路的输入电压叠加后输出至所述比较器。
本方案中，阈值抖动电压注入电路用于随机调整比较器的阈值电压，通过第二伪随机码产生电路产生的第二伪随机数，阈值抖动电压注入DAC将第二伪随机数转换成随机电压模拟量，在每个比较器的阈值电压输入端同时增加/减小一个随机电压模拟量，从而使得每个比较器的阈值电压在理想位置上下随机抖动，在抖动的区间内，由于模数转换器电路输出误差正负抵消，从而得以大大降低模数转换器电路的输出误差。本方案中，由于每个比较器所遭受的阈值抖动电压注入是一致的，因此仅需要一个阈值抖动电压注入DAC即可。
较佳地，所述阈值电压产生电路还包括比较器失调电压校准电路，所述比较器失调电压校准电路包括若干失调电压DAC和数字存储器，所述失调电压DAC的数量同所述比较器的数量相同，所述数字存储器用于存储每个所述比较器的失调电压对应的数字值，所述失调电压DAC用于将所述数字值转换成失调电压模拟量，所述失调电压模拟量也与所述阈值电压产生电路的输入电压叠加后输出至所述比较器。
本方案中，每个比较器的失调电压值可以通过出厂测试得到，测得的结果存储在数字存储器中，可以是片上存储器。这些“数字化”的误差值通过失调电压DAC转化为模拟电压后叠加在比较器的阈值电压输入端，从而达到对比较器的失调电压进行校准的目的。因为每个比较器的失调电压均不同，所以需要叠加的校准电压也不同，所以失调电压DAC的数量需要同比较器的数量相同，二者一一对应。
本方案通过采用数字存储器存储待校准的失调电压的数字值，而不是如现有技术中使用电容存储失调电压，从而规避了使用电容元件引起的芯片面积增加的问题，也避免了电容元件需要辅以相应的时序时会增加电路复杂度的问题。
较佳地，所述动态元件匹配电路、所述阈值抖动电压注入电路和所述比较器失调电压校准电路共用一个可编程控制电路；所述可编程控制电路包括若干组可编程单元，所述可编程单元的数量同所述比较器的数量相同；所述可编程单元包括第一电流源阵列、第二电流源阵列、第一电阻和第二电阻；所述第一电阻和所述第二电阻的阻值相同，所述第一电阻的一端和所述第二电阻的一端接至共模电压，所述第一电阻的另一端与所述第一电流源阵列的输出端电连接，所述第二电阻的另一端与所述第二电流源阵列的输出端电连接；所述第一电流源阵列和所述第二电流源阵列的输出电流的大小与方向均数字可编程，所述第一电流源阵列和所述第二电流源阵列的电流方向相反。
本方案中，动态元件匹配电路、阈值抖动电压注入电路和比较器失调电压校准电路共用一个可编程控制电路，该可编程控制电路中电流源阵列均为数字可编程的，亦即通过数字信号便可控制其输出电流的大小与方向，即能够通过编程控制可编程单元中电流的大小和方向，从而实现根据需要调整加在第一电阻和第二电阻两端的电压即比较器的阈值电压的目的。对于动态元件匹配电路、阈值抖动电压注入电路和比较器失调电压校准电路，每个电路的最终目的都在于根据需要叠加一定的校准电压在比较器的阈值电压输入端，所以，在得到每个电路需要在对应比较器上需调整的电压值后，通过可编程控制电路即可实现校准的目的。本方案将动态元件匹配电路、阈值抖动电压注入电路和比较器失调电压校准电路的最终实现整合到一个可编程控制电路中，大大降低了电路的复杂度。
较佳地，所述第一电流源阵列包括二进制权重数量的第一MOS(metal oxidesemiconductor，金属—绝缘体—半导体)电流源组，所述第二电流源阵列包括二进制权重数量的第二MOS电流源组，所述第一MOS电流源组和所述第二MOS电流源组的数量相同；所述第一MOS电流源组包括第一PMOS(P-Metal-Oxide-Semiconductor，P型金属-氧化物-半导体)电流源、第一NMOS(N-Metal-Oxide-Semiconductor，N型金属-氧化物-半导体)电流源、第一开关和第二开关，所述第一PMOS电流源的源极接电源，所述第一PMOS电流源的漏极接所述第一开关的一端，所述第一NMOS电流源的源极接地，所述第一NMOS电流源的漏极接所述第二开关的一端，所述第一开关的另一端和所述第二开关的另一端电连接，每个第一电流源阵列中所有的第一开关的另一端输出至所述第一电阻的另一端；所述第二MOS电流源组包括第二PMOS电流源、第二NMOS电流源、第三开关和第四开关，所述第二PMOS电流源的源极接电源，所述第二PMOS电流源的漏极接所述第三开关的一端，所述第二NMOS电流源的源极接地，所述第二NMOS电流源的漏极接所述第四开关的一端，所述第三开关的另一端和所述第四开关的另一端电连接，每个第二电流源阵列中所有的第三开关的另一端输出至所述第二电阻的另一端；所述第一开关、所述第二开关、所述第三开关和所述第四开关均包括可编程的极性控制位和开关控制位，所述第一开关的极性控制位和所述第四开关的极性控制位相同，所述第二开关的极性控制位和所述第三开关的极性控制位相同，所述第一开关的极性控制位与所述第二开关的极性控制位相反；所述第一开关的极性控制位和所述第一开关的开关控制位均为1时，所述第一开关才闭合；所述第四开关的极性控制位和所述第四开关的开关控制位均为1时，所述第四开关才闭合；所述第二开关的极性控制位为0且所述第二开关的开关控制位为1时，所述第二开关才闭合；所述第三开关的极性控制位为0且所述第三开关的开关控制位为1时，所述第三开关才闭合。
本方案中，第一电流源阵列和第二电流源阵列结构一致，不同在于开关的极性控制位的控制作用是相反的。即第一电流源阵列的第一PMOS电流源和第二电流源阵列的第二NMOS电流源使用相同的极性控制位，而第一电流源阵列的第一NMOS电流源和第二电流源阵列的第二PMOS电流源的极性控制位相同，同时第一电流源阵列的第一PMOS电流源和第一电流源阵列的第一NMOS电流源的极性控制位是相反的，即第一开关和第二开关不会同时闭合。当第一电流源阵列的第一PMOS电流源的极性控制位为1时，其会打开第一电流源阵列中的第一PMOS电流源，同时关闭第一NMOS电流源，提供流入第一电阻的电流，流经第一电阻的电流的极性为正。同时，为了将第一电流源阵列流出的电流注入至地，第二电流源阵列会打开其内部的第二NMOS电流源，关闭第二PMOS电流源。当第一电流源阵列的第一PMOS电流源的极性控制位为0时，其会打开第一电流源阵列中的第一NMOS电流源，关闭第一PMOS电流源，提供流出第一电阻的电流，该电流的极性为负。同时，为了为第一电流源阵列提供被其吸入的电流，第二电流源阵列会打开其内部的第二PMOS电流源，关闭第二NMOS电流源。
本方案中，二进制权重数量是指2、4、8……、64、128……规律的数量，每个开关的开关控制位决定电流值的大小，如果需要电流控制的步长更小，可以增加更多的二进制位数。本方案中，通过将PMOS电流源和NMOS电流源设计为具有二进制权重的阵列，能够轻易的改变输出电流的大小。每个可编程单元的电流值和极性均可以通过数字信号极性控制位和开关控制位来改变，通过编程控制这两个参数即可同时实现动态元件匹配电路、阈值抖动电压注入电路和比较器失调电压校准电路校准这三个功能。
本发明的积极进步效果在于：本发明提供的模数转换器电路通过将动态元件匹配电路设在在子ADC电路前端的模拟电压端，也就是子ADC电路中比较器的阈值电压产生电路中，避免了现有技术中动态元件匹配电路设置在子ADC和子DAC中间的数字电路部分时，会带来延迟最终会降低电路整体速度的缺陷，即大大减少了子ADC到子DAC的数据延迟，非常有利于提升模数转换器电路的采样速率。另外，本发明将动态元件匹配电路、阈值抖动电压注入电路和比较器失调电压校准电路的最终实现整合到一个可编程控制电路中，大大降低了电路的复杂度。
附图说明
图1为现有技术中流水线型模数转换器电路的基本架构图。
图2为图1中Stage_1的基本架构图。
图3为图2中sub-ADC的电路示意图。
图4为图2中sub-DAC的电路示意图。
图5为图2实际的输入输出传输曲线图。
图6为图2理想状态的输入输出传输曲线图。
图7为图2加入三种校准电路后的Stage_1的基本架构图。
图8为图7中sub-ADC的电路示意图。
图9为图2进行offset校准后的输入输出传输曲线图。
图10为图2进行offset校准和DEM校准后的输入输出传输曲线图。
图11为图2进行offset校准、DEM校准和dither校准后的输入输出传输曲线图。
图12为本发明一较佳实施例的模数转换器电路的Stage_1的基本架构图。
图13为图12中可编程控制电路示意图。
图14为图13中P-side电流源阵列的电路示意图。
图15为图13中N-side电流源阵列的电路示意图。
具体实施方式
下面通过实施例的方式进一步说明本发明，但并不因此将本发明限制在所述的实施例范围之中。
如图12所示，一种模数转换器电路，包括电连接的sub-ADC电路和sub-DAC电路，其中sub-ADC电路包括四个比较器，sub-DAC电路包括4个DAC单元，模数转换器电路还包括阈值电压产生电路1，该阈值电压产生电路1用于产生四个比较器的阈值电压VTH<3:0>；阈值电压产生电路1包括动态元件匹配电路101、阈值抖动电压注入电路102和比较器失调电压校准电路103。
动态元件匹配电路101用于以随机顺序一对一连接四个比较器的输出与四个DAC单元的输入。动态元件匹配电路101包括第一伪随机码产生电路DEM RNG，该第一伪随机码产生电路用于产生第一随机数，第一随机数用于生成随机顺序。
阈值抖动电压注入电路102包括第二伪随机码产生电路(dither RNG)和阈值抖动电压注入DAC(Dither DAC)，第二伪随机码产生电路用于产生第二伪随机数，Dither DAC用于将第二伪随机数转换成随机电压模拟量Vdither，随机电压模拟量Vdither与阈值电压产生电路1的输入电压VTH_org叠加后输出至sub-ADC的四个比较器。
比较器失调电压校准电路103包括四个失调电压DAC(VOS DAC)和数字存储器(VOSmemory)，数字存储器用于存储四个比较器的失调电压值，失调电压DAC用于将失调电压值转换成失调电压模拟量Vos<3:0>，失调电压模拟量Vos<3:0>也与阈值电压产生电路1的输入电压VTH_org叠加后输出至sub-ADC的四个比较器。
本实施例中，动态元件匹配电路101、阈值抖动电压注入电路102和比较器失调电压校准电路103共用一个如图13所示的可编程控制电路。可编程控制电路包括四组可编程单元，每组可编程单元包括第一电流源阵列(P-side电流源阵列)、第二电流源阵列(N-side电流源阵列)、第一电阻(RVTH1《i》，i取0到3)和第二电阻(RVTH2《i》，i取0到3)；第一电阻和第二电阻的阻值相同，第一电阻的一端和第二电阻的一端接至共模电压Vcm，第一电阻的另一端与第一电流源阵列的输出端电连接，第二电阻的另一端与第二电流源阵列的输出端电连接；第一电流源阵列和第二电流源阵列的输出电流的大小与方向均数字可编程，第一电流源阵列和第二电流源阵列的电流方向相反。
如图14所示，第一电流源阵列包括八个第一MOS电流源组2，如图15所示，第二电流源阵列也包括八个第二MOS电流源组。第一MOS电流源组2包括第一PMOS电流源MPi，其中i取0到7的自然数，第一NMOS电流源MNi，其中i取0到7的自然数、第一开关201和第二开关202，第一PMOS电流源MPi的源极接电源，第一PMOS电流源MPi的漏极接第一开关201的一端，第一NMOS电流源MNi的源极接地，第一NMOS电流源MNi的漏极接第二开关202的一端，第一开关201的另一端和第二开关202的另一端电连接，每个第一电流源阵列中八个第一开关201的另一端输出至对应的第一电阻的另一端。
第二MOS电流源组同第一MOS电流源组类似，其包括第二PMOS电流源、第二NMOS电流源、第三开关和第四开关，第二PMOS电流源的源极接电源，第二PMOS电流源的漏极接第三开关的一端，第二NMOS电流源的源极接地，第二NMOS电流源的漏极接第四开关的一端，第三开关的另一端和第四开关的另一端电连接，每个第二电流源阵列中八个第三开关的另一端输出至对应的第二电阻的另一端。
其中，第一开关、第二开关、第三开关和第四开关均包括可编程的极性控制位和开关控制位Di，其中i取0到7的自然数，第一开关的极性控制位和第四开关的极性控制位相同为P，第二开关的极性控制位和第三开关的极性控制位相同为P取反，第一开关的极性控制位与第二开关的极性控制位相反。第一开关的极性控制位和第一开关的开关控制位均为1时，第一开关才闭合；第四开关的极性控制位和第四开关的开关控制位均为1时，第四开关才闭合；第二开关的极性控制位为0且第二开关的开关控制位为1时，第二开关才闭合；第三开关的极性控制位为0且第三开关的开关控制位为1时，第三开关才闭合，其余情况开关均打开。
本实施例中将动态元件匹配电路101、阈值抖动电压注入电路102和比较器失调电压校准电路103三个功能集成在了一起。对于动态元件匹配电路101，和传统方法不同的是，shuffler被放置在了sub-ADC的阈值电压产生电路1(VTH产生电路)中，这样大大减小了从sub-ADC到sub-DAC的数据延迟，有利于提升ADC的采样速率。对于offset校准，offset误差值通过出厂测试得到，然后存储在片上存储器中。这些“数字化”的误差值通过VOS DAC转化为模拟电压叠加在VTH电压上，从而达到对比较器offset电压进行校准的目的。需要注意到，对不同的比较器，所叠加的校准电压是不同的，因此需要四个不同的VOS DAC。对于阈值抖动电压注入电路102即dither注入，和offset电压校准一致，但是所注入的电压值是通过dither RNG电路所产生的。并且四个比较器所遭受的dither注入是一致的，因此仅需要一个Dither DAC即可。从实质上看，图12是通过仅改变sub-ADC的VTH电压，便可以同时实现三个校准功能。
下面从控制原理的角度进一步说明本发明：
图13给出了三个校准功能集成在一起的VTH产生电路的具体实现方式。每一组VTH电压(VTHP<i>与VTHN<i>，i为0至3)均由一个电流流过两个等值电阻RVTH<i>而产生，两个等值电阻均接至共模电压VCM。因此有VTH<1>＝VTHP<1>-VTHN<1>＝IVTH<1>*RVTH<1>，i为0至3，
因为IVTH<i>可正可负，如图13所示。若电流方向为流入VTHP<i>，则为正；若电流方向为流出VTHP<i>，则为负。因此，在RVTH<i>确定之后，通过改变电流IVTH<i>的大小和方向，便可以改变阈值电压VTHP<i>和VTHN<i>的大小和极性，从而为同时实现DEM、dither、offset校准提供了条件。
图13中的每个IVTH<i>均由两个可编程的电流源阵列产生，靠近VTHP<i>的为P-side电流源阵列，靠近VTHN<i>的为N-side电流源阵列。这些电流源阵列均为数字可编程的，亦即通过数字信号便可控制其输出电流的大小与方向。
图14和图15分别给出了P-side电流源阵列(简称P阵列)和N-side电流源阵列(简称N阵列)的电路实现示意图，两个电流源阵列结构基本一致。不同在于，极性控制位P的控制作用在两个中是相反的。当P为1时，其会打开P阵列中的PMOS电流源，关闭NMOS电流源，提供流入VTHP<i>的电流，IVTH<i>的极性为正。同时，为了将P阵列流出IVTH<i>注入至地，N阵列会打开NMOS电流源，关闭PMOS电流源。当P为0时，其会打开P阵列中的NMOS电流源，关闭PMOS电流源，提供流出VTHP<i>的电流，IVTH<i>的极性为负。同时，为了为P阵列提供被其吸入的IVTH<i>，N阵列会打开PMOS电流源，关闭NMOS电流源。
控制位D7～D0会决定电流值的大小(若需要控制的步长更小，可以增加更多的位数)。通过将PMOS电流源和NMOS电流源设计为具有二进制权重的阵列(如2，4，…，64，128……)，从而可以轻易地改变输出电流的大小：
Figure BDA0001111611090000121
其中k为0到7，
既然每个IVTH<i>的电流值和极性均可以通过数字信号P和DVTH来改变，那么按照图12的描述，也就可以同时实现DEM、dither、offset校准这三个功能了。而唯一需要做的工作，便是确定数字信号P和DVTH的值，步骤如下：
(1)先做DEM校准，根据DEM RNG产生的随机数值，确定2个VTH为正，2个VTH为负，从而相应地为P<i>和DVTH<i>赋值。此时得到的P<i>不会再改变，而DVTH<i>记为DVTH_DEM<i>。
(2)再做VTH dither，在每个DVTH_DEM<i>基础上叠加dither值Ddither，但是需要区分极性(根据P<i>)：
若P<i>为1，则：DVTH_dtiher＜i＞＝DVTH_DEM＜i＞+Ddither，
若P<i>为0，则：DVTH_dtiher＜i＞＝DVTH_DEM＜i＞-Ddither，
(3)最后再做offset电压校准，在每个DVTH_dither<i>基础上再叠加offset校准值Doffset<i>，即：DVTH_offset＜i＞＝DVTH_dither＜i＞+Doffset＜i＞，
得到的DVTH_offset<i>即可作为最终的值用于控制P-side和N-side电流源阵列，为sub-ADC提供VTH电压。
本发明提供的模数转换器电路具有以下特点：
第一，与传统的DEM校准方式不同，本发明中DEM校准是通过在VTH产生电路中对VTH电压进行随机打乱而实现的，非常有利于提升ADC的采样速率。
第二，与传统的offset校准方式不同，本发明中offset校准是通过在VTH产生电路中改变相应的VTH电压值而实现的。
第三，本发明将DEM、dither、offset校准的实现置于了一个VTH产生电路中同时完成。
第四，本发明通过可编程电流源阵列，结合数字控制的方式来实现对VTH电压的编程，大大降低了电路复杂度。
此外，尽管该发明以pipeline型模数转换器为例阐述，但其也可以用于其他模数转换器领域，只要该模数转换器电路具有sub-ADC和sub-DAC结构即可。
虽然以上描述了本发明的具体实施方式，但是本领域的技术人员应当理解，这仅是举例说明，本发明的保护范围是由所附权利要求书限定的。本领域的技术人员在不背离本发明的原理和实质的前提下，可以对这些实施方式做出多种变更或修改，但这些变更和修改均落入本发明的保护范围。

Claims (2)

1.一种模数转换器电路，包括电连接的子ADC电路和子DAC电路，所述子ADC电路包括若干比较器，所述子DAC电路包括若干DAC单元，所述比较器与所述DAC单元对应，所述比较器的数量与所述DAC单元的数量相同，其特征在于，
所述模数转换器电路还包括阈值电压产生电路，所述阈值电压产生电路用于产生所述若干比较器的阈值电压；所述阈值电压产生电路包括动态元件匹配电路，所述动态元件匹配电路用于以随机顺序一对一连接所述比较器的输出与所述DAC单元的输入；
所述动态元件匹配电路包括第一伪随机码产生电路，所述第一伪随机码产生电路用于产生第一随机数，所述第一随机数用于生成所述随机顺序；
所述阈值电压产生电路还包括阈值抖动电压注入电路，所述阈值抖动电压注入电路包括第二伪随机码产生电路和阈值抖动电压注入DAC，所述第二伪随机码产生电路用于产生第二伪随机数，所述阈值抖动电压注入DAC用于将所述第二伪随机数转换成随机电压模拟量；
所述阈值电压产生电路还包括比较器失调电压校准电路，所述比较器失调电压校准电路包括若干失调电压DAC和数字存储器，所述失调电压DAC的数量同所述比较器的数量相同，所述数字存储器用于存储每个所述比较器的失调电压对应的数字值，所述失调电压DAC用于将所述数字值转换成失调电压模拟量，所述随机电压模拟量、所述失调电压模拟量与所述阈值电压产生电路的输入电压叠加后输出至所述比较器；
所述动态元件匹配电路、所述阈值抖动电压注入电路和所述比较器失调电压校准电路共用一个可编程控制电路；
所述可编程控制电路包括若干组可编程单元，所述可编程单元的数量同所述比较器的数量相同；
所述可编程单元包括第一电流源阵列、第二电流源阵列、第一电阻和第二电阻；
所述第一电阻和所述第二电阻的阻值相同，所述第一电阻的一端和所述第二电阻的一端接至共模电压，所述第一电阻的另一端与所述第一电流源阵列的输出端电连接，所述第二电阻的另一端与所述第二电流源阵列的输出端电连接；
所述第一电流源阵列和所述第二电流源阵列的输出电流的大小与方向均数字可编程，所述第一电流源阵列和所述第二电流源阵列的电流方向相反。
2.如权利要求1所述的模数转换器电路，其特征在于，所述第一电流源阵列包括二进制权重数量的第一MOS电流源组，所述第二电流源阵列包括二进制权重数量的第二MOS电流源组，所述第一MOS电流源组和所述第二MOS电流源组的数量相同，其中，所述二进制权重数量为2的整数倍；
所述第一MOS电流源组包括第一PMOS电流源、第一NMOS电流源、第一开关和第二开关，所述第一PMOS电流源的源极接电源，所述第一PMOS电流源的漏极接所述第一开关的一端，所述第一NMOS电流源的源极接地，所述第一NMOS电流源的漏极接所述第二开关的一端，所述第一开关的另一端和所述第二开关的另一端电连接，每个第一电流源阵列中所有的第一开关的另一端输出至所述第一电阻的另一端；
所述第二MOS电流源组包括第二PMOS电流源、第二NMOS电流源、第三开关和第四开关，所述第二PMOS电流源的源极接电源，所述第二PMOS电流源的漏极接所述第三开关的一端，所述第二NMOS电流源的源极接地，所述第二NMOS电流源的漏极接所述第四开关的一端，所述第三开关的另一端和所述第四开关的另一端电连接，每个第二电流源阵列中所有的第三开关的另一端输出至所述第二电阻的另一端；
所述第一开关、所述第二开关、所述第三开关和所述第四开关均包括可编程的极性控制位和开关控制位，所述第一开关的极性控制位和所述第四开关的极性控制位相同，所述第二开关的极性控制位和所述第三开关的极性控制位相同，所述第一开关的极性控制位与所述第二开关的极性控制位相反；
所述第一开关的极性控制位和所述第一开关的开关控制位均为1时，所述第一开关才闭合；
所述第四开关的极性控制位和所述第四开关的开关控制位均为1时，所述第四开关才闭合；
所述第二开关的极性控制位为0且所述第二开关的开关控制位为1时，所述第二开关才闭合；
所述第三开关的极性控制位为0且所述第三开关的开关控制位为1时，所述第三开关才闭合。
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