JPH1041753A - 高周波電力増幅器 - Google Patents
高周波電力増幅器Info
- Publication number
- JPH1041753A JPH1041753A JP8190829A JP19082996A JPH1041753A JP H1041753 A JPH1041753 A JP H1041753A JP 8190829 A JP8190829 A JP 8190829A JP 19082996 A JP19082996 A JP 19082996A JP H1041753 A JPH1041753 A JP H1041753A
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- Japan
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- fet
- gate
- drain
- resistor
- bias circuit
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Abstract
(57)【要約】
【課題】 ダミーバイアス回路を設け、主アンプをバイ
アスすることにより熱暴走を抑止する。 【解決手段】 同一半導体チップ内に主アンプ１のＦＥ
Ｔ（（ゲート幅Ｗ1）Ｑ1のゲートバイアス抵抗（抵抗値
Ｒ1）２を介して、ダミーバイアス回路（ゲート幅Ｗ2）
３のドレインに接続する。このダミーバイアス回路３の
ＦＥＴＱ2は、主アンプ１のＦＥＴＱ1と同一条件で形成
され、そのゲートを抵抗（抵抗値Ｒ2）４を介してソー
スに接続し、またドレインと電源部ＶCC間に抵抗（抵抗
値Ｒ3）５を接続し、Ｗ1×Ｒ1＝Ｗ2×Ｒ2×Ｒ3の関係を
満たすようにする。
アスすることにより熱暴走を抑止する。 【解決手段】 同一半導体チップ内に主アンプ１のＦＥ
Ｔ（（ゲート幅Ｗ1）Ｑ1のゲートバイアス抵抗（抵抗値
Ｒ1）２を介して、ダミーバイアス回路（ゲート幅Ｗ2）
３のドレインに接続する。このダミーバイアス回路３の
ＦＥＴＱ2は、主アンプ１のＦＥＴＱ1と同一条件で形成
され、そのゲートを抵抗（抵抗値Ｒ2）４を介してソー
スに接続し、またドレインと電源部ＶCC間に抵抗（抵抗
値Ｒ3）５を接続し、Ｗ1×Ｒ1＝Ｗ2×Ｒ2×Ｒ3の関係を
満たすようにする。
Description
【０００１】
【発明の属する技術分野】本発明は、ＩＣ化された高周
波電力増幅器に関する。
波電力増幅器に関する。
【０００２】
【従来の技術】従来の固定バイアス方式では、電界効果
トランジスタの最適ゲートバイアスを外部より供給する
必要があり、また電界効果トランジスタの製造バラツキ
や、温度変化に対して、個々にゲート電圧を調整する必
要がある等の問題がある。
トランジスタの最適ゲートバイアスを外部より供給する
必要があり、また電界効果トランジスタの製造バラツキ
や、温度変化に対して、個々にゲート電圧を調整する必
要がある等の問題がある。
【０００３】この技術課題を解決するために、特開平２
−１０５６０３号では、図３に示すように、主アンプ１
のＦＥＴ（電界効果トランジスタ）Ｑ1のゲート電圧
を、抵抗６を介してバイアス回路２により与えるように
していた。７，８，９は抵抗，Ｑ2はＦＥＴ（電界効果
トランジスタ）である。
−１０５６０３号では、図３に示すように、主アンプ１
のＦＥＴ（電界効果トランジスタ）Ｑ1のゲート電圧
を、抵抗６を介してバイアス回路２により与えるように
していた。７，８，９は抵抗，Ｑ2はＦＥＴ（電界効果
トランジスタ）である。
【０００４】また特開平４−２７８７０５号では、バイ
アス回路のバイアス電圧の変動分を電圧検出回路で検出
し、その検出電圧を主アンプのＦＥＴへのバイアス電圧
に加算して負帰還を行っていた。
アス回路のバイアス電圧の変動分を電圧検出回路で検出
し、その検出電圧を主アンプのＦＥＴへのバイアス電圧
に加算して負帰還を行っていた。
【０００５】
【発明が解決しようとする課題】しかしながら、特開平
２−１０５６０３号では、主アンプ１のＦＥＴＱ1とバ
イアス回路２のＦＥＴＱ2のゲート同士が抵抗６を介し
て接続されているため、ゲート幅Ｗ1の大きいＦＥＴＱ1
のゲートリーク電流Ｉｇ1と、ゲート幅Ｗ2の小さいＦＥ
ＴＱ2のゲートリーク電流Ｉｇ2とがＦＥＴＱ2のバイア
ス抵抗９に流れ、Ｗ1≫Ｗ2である故にＩｇ1≫Ｉｇ2とな
り、バイアス回路２自体の電圧負帰還は、独立ではな
く、そのため、正帰還に対して不安定になりやすいとい
う欠点があった。
２−１０５６０３号では、主アンプ１のＦＥＴＱ1とバ
イアス回路２のＦＥＴＱ2のゲート同士が抵抗６を介し
て接続されているため、ゲート幅Ｗ1の大きいＦＥＴＱ1
のゲートリーク電流Ｉｇ1と、ゲート幅Ｗ2の小さいＦＥ
ＴＱ2のゲートリーク電流Ｉｇ2とがＦＥＴＱ2のバイア
ス抵抗９に流れ、Ｗ1≫Ｗ2である故にＩｇ1≫Ｉｇ2とな
り、バイアス回路２自体の電圧負帰還は、独立ではな
く、そのため、正帰還に対して不安定になりやすいとい
う欠点があった。
【０００６】また特開平４−２７８７０５号では、電圧
検出回路，加算回路が必要であって、回路構成が複雑に
なるという欠点があった。
検出回路，加算回路が必要であって、回路構成が複雑に
なるという欠点があった。
【０００７】本発明の目的は、主アンプをなすＦＥＴの
ゲート・ソース間電圧を増大させ、その負帰還により熱
暴走を抑止した高周波電力増幅器を提供することにあ
る。
ゲート・ソース間電圧を増大させ、その負帰還により熱
暴走を抑止した高周波電力増幅器を提供することにあ
る。
【０００８】
【課題を解決するための手段】前記目的を達成するた
め、本発明に係る高周波電力増幅器は、主アンプと、バ
イアス回路と、ダミーバイアス回路とを有する高周波電
力増幅器であって、主アンプは、入力信号を増幅する第
１のＦＥＴを有するものであり、バイアス回路は、前記
第１のＦＥＴのゲートに負帰還を行う第１のゲート抵抗
を含むものであり、ダミーバイアス回路は、第２のＦＥ
Ｔと、第２のゲート抵抗と、ドレイン抵抗とを有し、第
２のＦＥＴのドレイン電位を低下させ、前記第１のＦＥ
Ｔのゲート・ソース間電圧を増大することにより、主ア
ンプの熱暴走を抑止するものであり、第２のゲート抵抗
は、第２のＦＥＴのゲート・ソース間に接続され、ドレ
イン抵抗は、第２のＦＥＴのドレインと電源部との間に
接続され、第１のゲート抵抗の他端は、第２のＦＥＴの
ドレインに接続されたものである。
め、本発明に係る高周波電力増幅器は、主アンプと、バ
イアス回路と、ダミーバイアス回路とを有する高周波電
力増幅器であって、主アンプは、入力信号を増幅する第
１のＦＥＴを有するものであり、バイアス回路は、前記
第１のＦＥＴのゲートに負帰還を行う第１のゲート抵抗
を含むものであり、ダミーバイアス回路は、第２のＦＥ
Ｔと、第２のゲート抵抗と、ドレイン抵抗とを有し、第
２のＦＥＴのドレイン電位を低下させ、前記第１のＦＥ
Ｔのゲート・ソース間電圧を増大することにより、主ア
ンプの熱暴走を抑止するものであり、第２のゲート抵抗
は、第２のＦＥＴのゲート・ソース間に接続され、ドレ
イン抵抗は、第２のＦＥＴのドレインと電源部との間に
接続され、第１のゲート抵抗の他端は、第２のＦＥＴの
ドレインに接続されたものである。
【０００９】また前記第１のＦＥＴと第２のＦＥＴは、
相似の特性をもつものである。
相似の特性をもつものである。
【００１０】また第１のＦＥＴのゲート幅をＷ1，第１
のゲート抵抗の抵抗値をＲ1，第２のＦＥＴのゲート幅
をＷ2，ドレイン抵抗の抵抗値をＲ3，第２のゲート抵抗
の抵抗値をＲ2とした場合に、 Ｗ1×Ｒ1＝Ｗ2×Ｒ2×Ｒ3 の関係を満たすものである。
のゲート抵抗の抵抗値をＲ1，第２のＦＥＴのゲート幅
をＷ2，ドレイン抵抗の抵抗値をＲ3，第２のゲート抵抗
の抵抗値をＲ2とした場合に、 Ｗ1×Ｒ1＝Ｗ2×Ｒ2×Ｒ3 の関係を満たすものである。
【００１１】
【発明の実施の形態】以下、本発明の実施形態を図によ
り説明する。
り説明する。
【００１２】（実施形態１）図１は、本発明の実施形態
１に係る高周波電力増幅器を示す回路図である。
１に係る高周波電力増幅器を示す回路図である。
【００１３】図において、本発明の実施形態１に係る高
周波電力増幅器は、主アンプ１と、バイアス回路２と、
ダミーバイアス回路３とを有している。
周波電力増幅器は、主アンプ１と、バイアス回路２と、
ダミーバイアス回路３とを有している。
【００１４】主アンプ１は、入力信号を増幅する第１の
ＦＥＴ（電界効果トランジスタ）Ｑ1を有しており、バ
イアス回路２は、第１のＦＥＴＱ1のゲートに負帰還を
行う第１のゲート抵抗を含むものである。
ＦＥＴ（電界効果トランジスタ）Ｑ1を有しており、バ
イアス回路２は、第１のＦＥＴＱ1のゲートに負帰還を
行う第１のゲート抵抗を含むものである。
【００１５】ダミーバイアス回路３は、第２のＦＥＴＱ
2と、第２のゲート抵抗４と、ドレイン抵抗５とを有
し、第２のＦＥＴＱ2のドレイン電位を低下させ、第１
のＦＥＴＱ1のゲート・ソース間電圧を増大することに
より、主アンプ１の熱暴走を抑止するようになってい
る。
2と、第２のゲート抵抗４と、ドレイン抵抗５とを有
し、第２のＦＥＴＱ2のドレイン電位を低下させ、第１
のＦＥＴＱ1のゲート・ソース間電圧を増大することに
より、主アンプ１の熱暴走を抑止するようになってい
る。
【００１６】また第２のゲート抵抗４は、第２のＦＥＴ
Ｑ2のゲート・ソース間に接続され、ドレイン抵抗５
は、第２のＦＥＴＱ2のドレインと電源部ＶDDとの間に
接続され、さらに第１のゲート抵抗２の他端は、第２の
ＦＥＴＱ2のドレインに接続されている。
Ｑ2のゲート・ソース間に接続され、ドレイン抵抗５
は、第２のＦＥＴＱ2のドレインと電源部ＶDDとの間に
接続され、さらに第１のゲート抵抗２の他端は、第２の
ＦＥＴＱ2のドレインに接続されている。
【００１７】また第１のＦＥＴＱ1と第２のＦＥＴＱ
2は、相似の特性をもって同一の半導体基板上に形成さ
れている。
2は、相似の特性をもって同一の半導体基板上に形成さ
れている。
【００１８】さらに、第１のＦＥＴＱ1のゲート幅を
Ｗ1，第１のゲート抵抗２の抵抗値をＲ1，第２のＦＥＴ
Ｑ2のゲート幅をＷ2，第２の抵抗４の抵抗値をＲ2，ド
レイン抵抗５の抵抗値をＲ3とすると、 Ｗ1×Ｒ1＝Ｗ2×Ｒ2×Ｒ3 の関係を満たすように設定する。
Ｗ1，第１のゲート抵抗２の抵抗値をＲ1，第２のＦＥＴ
Ｑ2のゲート幅をＷ2，第２の抵抗４の抵抗値をＲ2，ド
レイン抵抗５の抵抗値をＲ3とすると、 Ｗ1×Ｒ1＝Ｗ2×Ｒ2×Ｒ3 の関係を満たすように設定する。
【００１９】主アンプとバイアス回路のＦＥＴＱ1，Ｑ2
は同一半導体基板上に同一プロセス条件で形成されてお
り、また、相似の特性である。したがって、各ＦＥＴＱ
1，Ｑ2のゲートのドレインリーク電流はゲート幅に比例
し、各ＦＥＴＱ1，Ｑ2のゲート・ソース間電位の変位は
それぞれＲ1・ΔＩｇｄ1，Ｒ2・ΔＩｇｄ2となる。
は同一半導体基板上に同一プロセス条件で形成されてお
り、また、相似の特性である。したがって、各ＦＥＴＱ
1，Ｑ2のゲートのドレインリーク電流はゲート幅に比例
し、各ＦＥＴＱ1，Ｑ2のゲート・ソース間電位の変位は
それぞれＲ1・ΔＩｇｄ1，Ｒ2・ΔＩｇｄ2となる。
【００２０】主アンプ１のＦＥＴＱ1とダミーバイアス
回路３のＦＥＴＱ1，Ｑ2が共にチャネル温度が上昇した
場合、各々のＦＥＴＱ1，Ｑ2はゲート・リーク電流（Ｉ
ｇｄ1，Ｉｇ2）が増大するが、とダミーバイアス回路３
のＦＥＴＱ2のゲート抵抗４による電圧効果が生じ、ダ
ミーバイアス回路３での動作電流Ｉｄｓ2増加により、
ダミーバイアス回路３のＦＥＴＱ2のドレインの電位は
低下し、主アンプ１のＦＥＴＱ1のゲート・ソース間電
圧は増大し、この負帰還により、熱暴走を抑止する。
回路３のＦＥＴＱ1，Ｑ2が共にチャネル温度が上昇した
場合、各々のＦＥＴＱ1，Ｑ2はゲート・リーク電流（Ｉ
ｇｄ1，Ｉｇ2）が増大するが、とダミーバイアス回路３
のＦＥＴＱ2のゲート抵抗４による電圧効果が生じ、ダ
ミーバイアス回路３での動作電流Ｉｄｓ2増加により、
ダミーバイアス回路３のＦＥＴＱ2のドレインの電位は
低下し、主アンプ１のＦＥＴＱ1のゲート・ソース間電
圧は増大し、この負帰還により、熱暴走を抑止する。
【００２１】（実施形態２）図２は、本発明の実施形態
２を示す回路図である。
２を示す回路図である。
【００２２】図２に実施形態２は、主アンプ１がＦＥＴ
Ｑ11，Ｑ12，Ｑ13を直列接続した多段構造であり、各段
のＦＥＴＱ11，Ｑ12，Ｑ13のゲート電圧が異なる場合の
ものであり、この場合、ダミーバイアス回路３のドレイ
ン抵抗を３つの抵抗５1，５2，５3に分け、それぞれの
タップからゲート抵抗２1，２2，２3を引き出すように
している。
Ｑ11，Ｑ12，Ｑ13を直列接続した多段構造であり、各段
のＦＥＴＱ11，Ｑ12，Ｑ13のゲート電圧が異なる場合の
ものであり、この場合、ダミーバイアス回路３のドレイ
ン抵抗を３つの抵抗５1，５2，５3に分け、それぞれの
タップからゲート抵抗２1，２2，２3を引き出すように
している。
【００２３】これにより、実施形態１と同様な効果が得
られる。
られる。
【００２４】
【発明の効果】以上説明したように本発明によれば、主
アンプとダミーバイアス回路のＦＥＴのチャネル温度が
上昇した場合、各々のＦＥＴのゲートリーク電流が増大
するが、ダミーバイアス回路のゲート抵抗による電圧降
下により、ダミーバイアス回路のドレイン電位が低下
し、主アンプのＦＥＴのゲート・ソース間電圧が増大
し、この負帰還により熱暴走を抑止することができる。
アンプとダミーバイアス回路のＦＥＴのチャネル温度が
上昇した場合、各々のＦＥＴのゲートリーク電流が増大
するが、ダミーバイアス回路のゲート抵抗による電圧降
下により、ダミーバイアス回路のドレイン電位が低下
し、主アンプのＦＥＴのゲート・ソース間電圧が増大
し、この負帰還により熱暴走を抑止することができる。
【図１】本発明の実施形態１を示す回路図である。
【図２】本発明の実施形態２を示す回路図である。
【図３】従来例を示す回路図である。
１ 主アンプ ２ バイアス回路 ３ ダミーバイアス回路 ４ 第２のゲート抵抗 ５ ドレイン抵抗 Ｑ1，Ｑ2 ＦＥＴ
Claims (3)
- 【請求項１】 主アンプと、バイアス回路と、ダミーバ
イアス回路とを有する高周波電力増幅器であって、 主アンプは、入力信号を増幅する第１のＦＥＴを有する
ものであり、 バイアス回路は、前記第１のＦＥＴのゲートに負帰還を
行う第１のゲート抵抗を含むものであり、 ダミーバイアス回路は、第２のＦＥＴと、第２のゲート
抵抗と、ドレイン抵抗とを有し、第２のＦＥＴのドレイ
ン電位を低下させ、前記第１のＦＥＴのゲート・ソース
間電圧を増大することにより、主アンプの熱暴走を抑止
するものであり、 第２のゲート抵抗は、第２のＦＥＴのゲート・ソース間
に接続され、ドレイン抵抗は、第２のＦＥＴのドレイン
と電源部との間に接続され、 第１のゲート抵抗の他端は、第２のＦＥＴのドレインに
接続されたものであることを特徴とする高周波電力増幅
器。 - 【請求項２】 前記第１のＦＥＴと第２のＦＥＴは、相
似の特性をもつものであることを特徴とする請求項１に
記載の高周波電力増幅器。 - 【請求項３】 第１のＦＥＴのゲート幅をＷ1，第１の
ゲート抵抗の抵抗値をＲ1，第２のＦＥＴのゲート幅を
Ｗ2，ドレイン抵抗の抵抗値をＲ3，第２のゲート抵抗の
抵抗値をＲ2とした場合に、 Ｗ1×Ｒ1＝Ｗ2×Ｒ2×Ｒ3 の関係を満たすことを特徴とする請求項１に記載の高周
波電力増幅器。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8190829A JPH1041753A (ja) | 1996-07-19 | 1996-07-19 | 高周波電力増幅器 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8190829A JPH1041753A (ja) | 1996-07-19 | 1996-07-19 | 高周波電力増幅器 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH1041753A true JPH1041753A (ja) | 1998-02-13 |
Family
ID=16264463
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8190829A Pending JPH1041753A (ja) | 1996-07-19 | 1996-07-19 | 高周波電力増幅器 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH1041753A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7629853B2 (en) | 2007-10-25 | 2009-12-08 | Fujitsu Limited | Amplifying apparatus and bias stabilization circuit |
-
1996
- 1996-07-19 JP JP8190829A patent/JPH1041753A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7629853B2 (en) | 2007-10-25 | 2009-12-08 | Fujitsu Limited | Amplifying apparatus and bias stabilization circuit |
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