TWI777759B - 省電重置電路 - Google Patents

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Abstract

一種省電重置電路用以接收一輸入電壓，據以產生一重置電壓，並包含一參考電壓產生模組、一監控電壓產生模組與一比較器。參考電壓產生模組主要利用一第一PMOS電晶體、一第二PMOS電晶體、一第三PMOS電晶體、一第一NMOS電晶體、一第二NMOS電晶體、一第三NMOS電晶體、一第一電阻與一第二電阻進行溫度補償並產生一參考電壓。監控電壓產生模組用以產生一監控電壓。比較器比較參考電壓與監控電壓後，產生重置電壓。本發明在上述的電路結構下，可以達到省電以及重置電壓整體誤差率低等功效。

Description

省電重置電路
本發明係有關於一種電路，尤其是指一種省電重置電路。
一般來說，系統開機上電的同時，會讓所有裝置都重置（reset），中央處理單元（Central Processing Unit；CPU）才可以跟重置初始化後的裝置進行溝通。
請參閱第一圖，第一圖係顯示先前技術之重置電路之電路圖。如圖所示，一種重置電路PA1包含一參考電壓產生模組PA11、一監控電壓產生模組PA12與一比較器PA13。重置電路PA1用以接收一輸入電壓VDD並產生一重置電壓RST。
參考電壓產生模組PA11接收輸入電壓VDD並據以產生一參考電壓，包含一第一PMOS電晶體PAP1、一第二PMOS電晶體PAP2、一第一NMOS電晶體PAN1、一第二NMOS電晶體PAN2與一電阻PAR。監控電壓產生模組PA12接收輸入電壓VDD並據以產生一監控電壓，包含一第三PMOS電晶體PAP3、一第四PMOS電晶體PAP4、一第三NMOS電晶體PAN3與一第四NMOS電晶體PAN4。
比較器PA13電性連接參考電壓產生模組PA11與監控電壓產生模組PA12，並具有一第一電壓輸入端V-與一第二電壓輸入端V+。第一電壓輸入端V-係接收監控電壓。第二電壓輸入端V+係接收參考電壓。比較器PA13會比較參考電壓與監控電壓，並據以產生重置電壓RST。其中，圖式的VDD、RST、V+、V-為所屬技術領域中對於電路圖的通常知識，故直接作為輸入電壓VDD、第一電壓輸入端V-與第二電壓輸入端V+重置電壓RST的符號。
然而，先前技術的重置電路PA1在不同溫度時存在耗電以及電壓集中度不足等問題，數據會在以下實施方式中列舉。因此，先前技術存在改善的空間。
有鑒於在先前技術中，重置電路在不同溫度時存在耗電以及電壓集中度不足等問題。本發明之一主要目的係提供一種省電重置電路，用以解決先前技術中的至少一個問題。
本發明為解決先前技術之問題，所採用之必要技術手段為提供一種省電重置電路，係用以接收一輸入電壓端所輸入之一輸入電壓，據以產生一重置電壓，並包含一參考電壓產生模組、一監控電壓產生模組與一比較器。參考電壓產生模組電性連接輸入電壓端，用以接收輸入電壓，據以產生一參考電壓，並包含一第一PMOS電晶體、一第二PMOS電晶體、一第三PMOS電晶體、一第一NMOS電晶體、一第二NMOS電晶體、一第三NMOS電晶體、一第一電阻與一第二電阻。
第一PMOS電晶體具有一第一源極、一第一汲極與一第一閘極，第一源極用以接收輸入電壓。第二PMOS電晶體具有一第二源極、一第二汲極與一第二閘極，第二汲極電性串接第一PMOS電晶體之第一閘極，第二源極用以接收該輸入電壓。第三PMOS電晶體具有一第三源極、一第三汲極與一第三閘極，第三閘極電性串接第二閘極，第三源極用以接收輸入電壓。第一NMOS電晶體具有一第六源極、一第六汲極與一第六閘極，第六汲極電性串接第一PMOS電晶體之第一汲極，第六閘極電性串接第一汲極。第二NMOS電晶體具有一第七源極、一第七汲極與一第七閘極，第七汲極電性串接第二汲極。第三NMOS電晶體具有一第八源極、一第八汲極與一第八閘極，第八閘極電性串接第七閘極，第八汲極電性串接第三汲極。第一電阻電性串接第一NMOS電晶體之第六源極與第二NMOS電晶體之第七汲極。第二電阻串聯該第一電阻。
監控電壓產生模組電性連接輸入電壓端，用以接收輸入電壓，並據以產生一監控電壓。比較器具有一第一電壓輸入端與一第二電壓輸入端，電性連接參考電壓產生模組與監控電壓產生模組，並接收監控電壓與參考電壓，據以產生重置電壓。
在上述必要技術手段的基礎下，本發明所衍生之一附屬技術手段為使省電重置電路中之監控電壓產生模組，係包含一第四PMOS電晶體、一第五PMOS電晶體、一第四NMOS電晶體與一第五NMOS電晶體。第四PMOS電晶體具有一第四源極、一第四汲極與一第四閘極，第四源極用以接收該輸入電壓。第五PMOS電晶體，係具有一第五源極、一第五汲極與一第五閘極。第四NMOS電晶體具有一第九源極、一第九汲極與一第九閘極，第九汲極電性串接第四汲極。第五NMOS電晶體具有一第十源極、一第十汲極與一第十閘極，第十閘極電性串接第九閘極，第十汲極電性串接第五汲極。
在上述必要技術手段的基礎下，本發明所衍生之一附屬技術手段為使省電重置電路中之第三PMOS電晶體之第三汲極與第三NMOS電晶體之第八汲極之間，係形成一節點，節點串接至比較器，用以產生參考電壓。
在上述必要技術手段的基礎下，本發明所衍生之一附屬技術手段為使省電重置電路中之第一PMOS電晶體之第一汲極、第一NMOS電晶體之第六汲極與第一NMOS電晶體之第六源極之間，係形成一節點，節點串接至比較器，用以產生參考電壓。
在上述必要技術手段的基礎下，本發明所衍生之一附屬技術手段為使省電重置電路中之比較器，係在監控電壓大於參考電壓時，產生之重置電壓之電壓值係為0。
在上述必要技術手段的基礎下，本發明所衍生之一附屬技術手段為使省電重置電路中之比較器，係在監控電壓小於參考電壓時，產生之重置電壓之電壓值等於輸入電壓之電壓值。
承上所述，本發明所提供之省電重置電路，利用第一PMOS電晶體、第一NMOS電晶體、第一電阻與第二電阻進行溫度補償，相較於先前技術，本發明的省電重置電路，經由實驗數據分析證實具有省電、重置電壓整體誤差率低等功效。
下面將結合示意圖對本發明的具體實施方式進行更詳細的描述。根據下列描述和申請專利範圍，本發明的優點和特徵將更清楚。需說明的是，圖式均採用非常簡化的形式且均使用非精準的比例，僅用以方便、明晰地輔助說明本發明實施例的目的。
請參閱第二圖與第三圖，其中，第二圖係顯示本發明第一實施例所提供之省電重置電路之電路圖；以及，第三圖係顯示本發明第一實施例所提供之省電重置電路之比較器之電路圖。如圖所示，一種省電重置電路1用以接收一輸入電壓端所輸入之一輸入電壓VDD，據以產生一重置電壓RST，並包含一參考電壓產生模組11、一監控電壓產生模組12與一比較器13。
參考電壓產生模組11電性連接輸入電壓端，用以接收輸入電壓VDD，據以產生一參考電壓，並包含一第一PMOS電晶體P1、一第二PMOS電晶體P2、一第三PMOS電晶體P3、一第一NMOS電晶體N1、一第二NMOS電晶體N2、一第三NMOS電晶體N3、一第一電阻R1與一第二電阻R2。
監控電壓產生模組12也是電性連接輸入電壓端，用以接收輸入電壓VDD，據以產生一監控電壓，並包含一第四PMOS電晶體P4、一第五PMOS電晶體P5、一第四NMOS電晶體N4與一第五NMOS電晶體N5。
比較器13具有一第一電壓輸入端V-與一第二電壓輸入端V+，電性連接參考電壓產生模組11與監控電壓產生模組12，並接收監控電壓與參考電壓，據以產生重置電壓RST。
以下將針對本實施例中的電路元件進行詳細的說明。
第一PMOS電晶體P1具有一第一源極、一第一汲極與一第一閘極，其中，第一源極用以接收輸入電壓VDD。
第二PMOS電晶體P2具有一第二源極、一第二汲極與一第二閘極，其中，第二汲極電性串接第一PMOS電晶體P1的第一閘極，第二源極用以接收輸入電壓VDD。
第三PMOS電晶體P3具有一第三源極、一第三汲極與一第三閘極，其中，第三閘極電性串接第二閘極，第三源極用以接收輸入電壓VDD。
第四PMOS電晶體P4具有一第四源極、一第四汲極與一第四閘極，其中，第四源極用以接收輸入電壓VDD，第四閘極電性串接第一閘極。
第五PMOS電晶體P5具有一第五源極、一第五汲極與一第五閘極，其中，第五源極用以接收輸入電壓VDD，第五閘極電性串接第五汲極。
第一NMOS電晶體N1具有一第六源極、一第六汲極與一第六閘極，其中，第六汲極電性串接第一PMOS電晶體P1的第一汲極，第六閘極電性串接第一汲極。
第二NMOS電晶體N2具有一第七源極、一第七汲極與一第七閘極，其中，第七汲極電性串接第二汲極。
第三NMOS電晶體N3具有一第八源極、一第八汲極與一第八閘極，其中，第八閘極電性串接第七閘極，第八汲極電性串接第三汲極，第八源極接地。第八汲極與第三汲極之間係形成一節點A，節點A串接至比較器13，並產生參考電壓至第二電壓輸入端V+。
第四NMOS電晶體N4具有一第九源極、一第九汲極與一第九閘極，其中，第九汲極電性串接第四汲極，第九閘極電性串接接第四汲極，第九源極接地。
第五NMOS電晶體N5具有一第十源極、一第十汲極與一第十閘極，其中，第十閘極電性串接第九閘極，第十汲極電性串接第五汲極，第十源極接地。第十汲極、第五汲極與第五閘極之間係形成一節點B，節點B串接至比較器13，並產生監控電壓至第一電壓輸入端V-。在本實施例中，上述所有NMOS電晶體都工作在截止區（subthreshold mode or weak inversion mode），因此通過的電流非常小，故在面積很小的情況下就可以達到省電的功效。
第一電阻R1電性串接第一NMOS電晶體N1的第六源極與第二NMOS電晶體N2的第七汲極。
第二電阻R2串聯第一電阻R1，並且接地。需說明的是，第一電阻R1與第二電阻R2的電阻值總合會等於先前技術中電阻PAR的電阻值，因此，第一電阻R1與第二電阻R2所占用的面積會與電阻PAR所占用的面積大致相同。
本發明的省電重置電路1與先前技術中的重置電路PA1主要差異在於，參考電壓產生模組11更包含第一PMOS電晶體P1、第一NMOS電晶體N1、第一電阻R1與第二電阻R2。第一PMOS電晶體P1、第一NMOS電晶體N1、第一電阻R1與第二電阻R2可以進行溫度補償。並且，可以影響到第一PMOS電晶體P1的第一閘極的電壓，進而調整到參考電壓。整體來說，參考電壓產生模組11內的電路元件對於參考電壓或多或少都會有影響。
在監控電壓大於參考電壓時，比較器13所產生的重置電壓RST的電壓值為0。在監控電壓小於參考電壓時，比較器13所產生的重置電壓RST的電壓值與輸入電壓VDD的電壓值相同。因此，在輸入電壓VDD逐漸升高時可以重置（power on reset），在輸入電壓VDD逐漸降低時也可以重置（power down reset），而產生重置時的輸入電壓VDD可以設定，例如：2V、2.2V、2.4V等。比較器13的其中一種電路圖如第三圖所示，但不以為限。
本案發明人針對本發明第一實施例的省電重置電路1與先前技術的重置電路PA1進行實驗分析，關於不同溫度的耗電量分析結果如下列表一與表二，其中，表一為先前技術的重置電路PA1的實驗結果，表二為第一實施例的省電重置電路1的實驗結果。
  溫度(℃) TT FF FS SF SS
電流值 （μA） -40 0.46 0.93 0.47 0.46 0.31
15 0.58 1.18 0.58 0.57 0.38
75 0.72 1.47 0.72 0.71 0.48
表一
  溫度(℃) TT FF FS SF SS
電流值 （μA） -40 0.41 0.83 0.41 0.40 0.27
15 0.49 1.01 0.50 0.49 0.33
75 0.61 1.23 0.62 0.61 0.41
表二
需說明的是，上述TT、FF、FS、SF、SS為MOS電晶體的各種工藝極限（Process Corner），其中FF為快NMOS電晶體和快PMOS電晶體、FS為快NMOS電晶體和慢PMOS電晶體、SF為慢NMOS電晶體和快PMOS電晶體、SS為慢NMOS電晶體和慢PMOS電晶體、TT則是指中心，也就是典型的NMOS電晶體和典型的PMOS電晶體。T所代表的名詞為「Typical」，表示電晶體的驅動電流是一個平均值；F所代表的名詞為「Fast」，表示電晶體的驅動電流是其最大值；S所代表的名詞為「Slow」表示電晶體的驅動電流是其最小值。
從表格可以明顯看出，不論在哪個溫度或是在哪種工藝極限，本實施例的電流值都會小於先前技術，表示本實施例的省電重置電路耗電量較少，也就是可以達到較為省電的功效。發明人更將表一與表二整理成下列表三，呈現較為直觀的省電功效。
  溫度(℃) TT FF FS SF SS
省電比例 -40 13.71% 12.50% 14.24% 14.62% 14.73%
15 17.24% 17.21% 16.20% 17.88% 16.76%
75 17.62% 19.18% 17.47% 17.64% 16.31%
表三
此外，關於不同溫度的重置電壓RST的分析結果如下列表四與表五，其中，表四為先前技術的重置電路PA1的實驗結果，表五為第一實施例的省電重置電路1的實驗結果。
  溫度(℃) TT FF FS SF SS
重置電壓RST （V） -40 2.30 2.23 2.24 2.37 2.46
15 2.27 2.25 2.20 2.33 2.41
75 2.25 2.29 2.19 2.32 2.37
表四
  溫度(℃) TT FF FS SF SS
重置電壓RST （V） -40 2.33 2.28 2.27 2.39 2.48
15 2.30 2.30 2.23 2.36 2.43
75 2.30 2.35 2.23 2.37 2.41
表五
以整體誤差率來看，先前技術的重置電路PA1約為5.81%，本實施例的省電重置電路1約為5.31%，達到誤差率較小的功效。整體誤差率是將最大電壓值與最小電壓值的相減得到的值去除以最大電壓值與最小電壓值相加得到的值，先前技術的最大電壓值為2.46，最小電壓值為2.19，本發明的最大電壓值為2.48，最小電壓值為2.23。
因此，從實驗分析證實，本發明第一實施例所提供之省電重置電路1，相較於先前技術，可以達到省電與重置電壓RST整體誤差率低的功效。
最後，請參閱第四圖，第四圖係顯示本發明第二實施例所提供之電路圖。如圖所示，一種省電重置電路1a用以接收一輸入電壓端所輸入之一輸入電壓VDD，據以產生一重置電壓RST，並包含一參考電壓產生模組11a、一監控電壓產生模組12a與一比較器13a。
省電重置電路1a與第一實施例中的省電重置電路1的主要差異在於，參考電壓產生模組11a產生參考電壓的節點位置。而參考電壓產生模組11a的電路元件與參考電壓產生模組11的電路元件、監控電壓產生模組12a的電路元件與監控電壓產生模組12的電路元件，以及，比較器13a的電路元件與比較器13的電路元件皆相同，故不多加贅述。
在本實施例中，第一PMOS電晶體P1的第一汲極、第一NMOS電晶體N1的第六閘極與第一NMOS電晶體N1的第六汲極之間係形成一節點C。節點C串接至比較器13a，並產生參考電壓至第二電壓輸入端V+。在本實施例中，第一PMOS電晶體P1、第一NMOS電晶體N1、第一電阻R1與第二電阻R2仍會進行溫度補償。因此，雖然本實施例產生參考電壓的節點C與第一實施例中的節點A不同，但是本實施例相較於先前技術的重置電路PA1，仍然可以達到省電且重置電壓RST整體誤差率低等功效。
綜上所述，本發明所提供之省電重置電路，利用第一PMOS電晶體、第一NMOS電晶體、第一電阻與第二電阻進行溫度補償，相較於先前技術，本發明的省電重置電路，經由實驗數據分析證實具有省電、重置電壓整體誤差率低等功效。
藉由以上較佳具體實施例之詳述，係希望能更加清楚描述本發明之特徵與精神，而並非以上述所揭露的較佳具體實施例來對本發明之範疇加以限制。相反地，其目的是希望能涵蓋各種改變及具相等性的安排於本發明所欲申請之專利範圍的範疇內。
PA1:重置電路 PA11:參考電壓產生模組 PA12:監控電壓產生模組 PA13:比較器 PAP1:第一PMOS電晶體 PAP2:第二PMOS電晶體 PAP3:第三PMOS電晶體 PAP4:第四PMOS電晶體 PAN1:第一NMOS電晶體 PAN2:第二NMOS電晶體 PAN3:第三NMOS電晶體 PAN4:第四NMOS電晶體 PAR:電阻 1,1a:省電重置電路 11,11a:參考電壓產生模組 12,12a:監控電壓產生模組 13,13a:比較器 A,B,C:節點 P1:第一PMOS電晶體 P2:第二PMOS電晶體 P3:第三PMOS電晶體 P4:第四PMOS電晶體 P5:第五PMOS電晶體 N1:第一NMOS電晶體 N2:第二NMOS電晶體 N3:第三NMOS電晶體 N4:第四NMOS電晶體 N5:第五NMOS電晶體 R1:第一電阻 R2:第二電阻 VDD:輸入電壓 V-:第一電壓輸入端 V+:第二電壓輸入端 RST:重置電壓
第一圖係顯示先前技術之重置電路之電路圖； 第二圖係顯示本發明第一實施例所提供之省電重置電路之電路圖； 第三圖係顯示本發明第一實施例所提供之省電重置電路之比較器之電路圖；以及 第四圖係顯示本發明第二實施例所提供之電路圖。
1:省電重置電路
11:參考電壓產生模組
12:監控電壓產生模組
13:比較器
A,B:節點
P1:第一PMOS電晶體
P2:第二PMOS電晶體
P3:第三PMOS電晶體
P4:第四PMOS電晶體
P5:第五PMOS電晶體
N1:第一NMOS電晶體
N2:第二NMOS電晶體
N3:第三NMOS電晶體
N4:第四NMOS電晶體
N5:第五NMOS電晶體
R1:第一電阻
R2:第二電阻
VDD:輸入電壓
V-:第一電壓輸入端
V+:第二電壓輸入端
RST:重置電壓

Claims (6)

  1. 一種省電重置電路，係用以接收一輸入電壓端所輸入之一輸入電壓，據以產生一重置電壓，並包含： 一參考電壓產生模組，係電性連接該輸入電壓端，用以接收該輸入電壓，據以產生一參考電壓，並包含： 一第一PMOS電晶體，係具有一第一源極、一第一汲極與一第一閘極，該第一源極係用以接收該輸入電壓； 一第二PMOS電晶體，係具有一第二源極、一第二汲極與一第二閘極，該第二汲極係電性串接該第一PMOS電晶體之該第一閘極，該第二源極係用以接收該輸入電壓； 一第三PMOS電晶體，係具有一第三源極、一第三汲極與一第三閘極，該第三閘極係電性串接該第二閘極，該第三源極係用以接收該輸入電壓； 一第一NMOS電晶體，係具有一第六源極、一第六汲極與一第六閘極，該第六汲極係電性串接該第一PMOS電晶體之該第一汲極，該第六閘極係電性串接該第一汲極； 一第二NMOS電晶體，係具有一第七源極、一第七汲極與一第七閘極，該第七汲極係電性串接該第二汲極； 一第三NMOS電晶體，係具有一第八源極、一第八汲極與一第八閘極，該第八閘極係電性串接該第七閘極，該第八汲極係電性串接該第三汲極； 一第一電阻，係電性串接該第一NMOS電晶體之該第六源極與該第二NMOS電晶體之該第七汲極；以及 一第二電阻，係串聯該第一電阻； 一監控電壓產生模組，係電性連接該輸入電壓端，用以接收該輸入電壓，並據以產生一監控電壓；以及 一比較器，係具有一第一電壓輸入端與一第二電壓輸入端，電性連接該參考電壓產生模組與該監控電壓產生模組，並接收該監控電壓與該參考電壓，據以產生該重置電壓。
  2. 如請求項1所述之省電重置電路，其中，該監控電壓產生模組係包含： 一第四PMOS電晶體，係具有一第四源極、一第四汲極與一第四閘極，該第四源極係用以接收該輸入電壓； 一第五PMOS電晶體，係具有一第五源極、一第五汲極與一第五閘極； 一第四NMOS電晶體，係具有一第九源極、一第九汲極與一第九閘極，該第九汲極係電性串接該第四汲極；以及 一第五NMOS電晶體，係具有一第十源極、一第十汲極與一第十閘極，該第十閘極係電性串接該第九閘極，該第十汲極係電性串接該第五汲極。
  3. 如請求項1所述之省電重置電路，其中，該第三PMOS電晶體之該第三汲極與該第三NMOS電晶體之該第八汲極之間係形成一節點，該節點係串接至該比較器，用以產生該參考電壓。
  4. 如請求項1所述之省電重置電路，其中，該第一PMOS電晶體之該第一汲極、該第一NMOS電晶體之該第六汲極與該第一NMOS電晶體之該第六閘極之間係形成一節點，該節點係串接至該比較器，用以產生該參考電壓。
  5. 如請求項1所述之省電重置電路，其中，該比較器在該監控電壓大於該參考電壓時，產生之該重置電壓之電壓值係為0。
  6. 如請求項1所述之省電重置電路，其中，該比較器在該監控電壓小於該參考電壓時，產生之該重置電壓之電壓值等於該輸入電壓之電壓值。
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